チップおよび半導体

チップ設計ツールの未来は、証拠に支えられた自動化へ向かう

分析記事は、人工知能がチップ設計ツールで最大の価値を発揮するのは、単一のツールを改善する場合ではなく、ツール間およびチーム間のワークフローを調整する場合だと結論づけている。ただし、その導入は、意味の一貫性、決定論的な検証、あらゆる結果を監査できる可能性を条件とする。

2026-09-24
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certi.news Editorial Team
チップ設計ツールの未来は、証拠に支えられた自動化へ向かう

チップ設計における人工知能は、個々のシミュレーションツールや配置ツールを改善する役割を超え、設計段階、チーム、制約、専門知識の間を調整するレイヤーへと向かっている。しかし、この転換は、チップの仕様や最終的な承認判断を確率的なモデルに委ねることを意味しない。実用上の価値は、システムが設計意図、前提、証拠を、その意味を失うことなくツール間で伝達できるかどうかによって決まる。

こうした必要性が生じているのは、設計が数百億個のトランジスタを含み、chipletsや複数のテンプレートを組み合わせるようになった一方、先端ノードでの設計コストが数億ドルに達する可能性がある時期だからである。この環境では、設計を一度やり直すだけでプログラム全体が脅かされる可能性があり、経験豊富なエンジニアの不足により、結果に到達するまでの時間を短縮することがますます優先されている。

問題はツール間にある

チップ設計は、アーキテクチャ探索、RTL、検証、論理合成、配置および実装、タイミングおよび電力解析、物理検証、DFTテスト、さらに製造後の結果との照合を含む専門的な段階を経る。これらのツールは異なる組織によって開発されていることが多く、データモデル、前提、タスクの完了を意味する定義もそれぞれ異なる。

したがって、ツール間でファイルを移動するだけでは不十分である。制約、設計意図、工学的コンテキストを維持しなければならず、そうでなければエンジニアは要件を再解釈し、テスト、プロパティ、例外を手作業で構築し直さなければならない。繰り返し現れる弱点には、共通の意味モデルが存在しないこと、設計から検証へ作業が移る際の情報喪失、データ形式とクローズドデータベースの多様性、さらに隣接する段階間で制約、トレードオフ、タイミング例外を対応づけるためにエンジニアが費やす時間が含まれる。

あるツールが性能向上などの局所的な目標を達成しても、その後の混雑、タイミング、ECOサイクルに問題を生じさせる可能性がある。ここから、各ツールを下流の結果から切り離して個別に改善するのではなく、フロー全体を改善する人工知能の機会が生まれる。

アシスタントからワークフロー調整役へ

Siemens EDA、Synopsys、Arteris、Keysight EDA、ChipAgentsなどの責任者は、エージェント型の自動化によって、DFT挿入とタイミング解析、問題修正の連携など、これまで数週間を要していた作業を調整できると考えている。しかし、そのためには単にツールを呼び出す能力ではなく、チームが蓄積してきた方法論上の知識と、設計意図の統一された表現へのアクセスが必要となる。

提案されている用途は、ツールの境界をまたぐ最適化ループから、アーキテクチャ、RTL、検証、物理設計の段階を結びつけるアシスタントおよびエージェントのレイヤー、さらにベンダー中立のデータモデルに基づく相互運用レイヤーへと広がっている。Si2のSchema Ontologyや、AccelleraのCDC/RDC Integration Standardなどの取り組みは、エージェントが移行のたびにコンテキストを再構築せず、ツールの結果を解釈できるようにするために必要な基盤の例として挙げられている。

結果が正しいことを何が証明するのか

チップ設計では速度だけでは不十分である。人工知能はプロパティ、証明、修正を提案できるが、その提案は決定論的なエンジンによって検証されるまで仮説にとどまる。分析が説明するように、言語モデルを実行することやpromptから回答を得ることは証明ではない。証明とは、正しいプロパティに対して完全に実行され、再現可能な結果である。

そのため、実用的なモデルでは、仕様とsign-offの判断をエンジニアの手元に残し、提案された変更をsandbox環境に隔離して、採用前にレビューする方向へ進んでいる。エージェントは失敗を分析し、修正を提示し、regressionを再実行し、その後、コードを直接変更する代わりに、変更内容と結果をエンジニアに示すことができる。

検証ツール自体にもエラーが含まれる可能性があるため、この慎重さはさらに重要になる。記事は、CとRTL間の等価性を検査する3つの商用ツールで16件の個別のエラーを明らかにした研究に言及している。その中には、非等価な設計を等価であると判定したケースも含まれていた。したがって、自動化はデータだけでなく、各結果の限界、前提、証明上の状態、再現履歴も伝達しなければならない。

なぜこの転換が重要なのか

EDAにおける次の競争基準は、エージェントの数や、単一のツールが節約する時間ではなく、その境界を越えて監査可能な証拠を生成するフローの能力になる。これは、安全性、セキュリティ、自動車に関連する設計において特に重要である。システムがより短時間で収束したという説明だけでは不十分であり、証明されたプロパティ、依然として限定されているプロパティ、人工知能が提案したものの検証されていない内容を把握する必要がある。

制約も明確に残っている。現在のモデルは、RTL、アナログレイアウト、高度なパッケージ、完全に最適化されたnetlistを、要求に応じて最終検証まで行いながら生成するには、十分に専門化されておらず、低コストでもなく、物理を十分に認識しているわけでもない。また、シミュレーションの準備に数時間、実行に数日かかる状態が続くなら、人工知能のインターフェースを追加してもボトルネックは解消されない。価値が現れるのは、設計が変化している間に、基礎的な解析が高速で自動化され、決定論的で、利用可能になったときである。

ここで最も重要な見方は、人工知能が仕様、実装、検証、承認の境界をなくすわけではないということだ。しかし、これらの境界が意味を失う場所から証拠を集約するポイントへと変わるなら、各境界での調整コストを削減できる可能性がある。実際には、人工知能を探索、調整、速度向上に用い、EDAの決定論的エンジンを結果の正しさの証明に用いるモデルが、依然として最も現実に近い。

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Semiconductor Engineering
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