반도체 산업은 현재의 nanosheet 트랜지스터처럼 nFET와 pFET를 나란히 배치하는 대신, 하나의 구조 안에서 서로 위에 쌓는 CFET 구조로 진입할 시점에 가까워지고 있다. imec의 로드맵에 따르면 선도 기업들은 2031년 무렵 이 구조를 양산에 도입하기 시작할 것으로 예상되며, 자료에 제시된 추정에 따르면 현재 배치와 비교해 트랜지스터 집적도는 약 40%, 성능은 50%, 전력 효율은 최대 70% 향상될 수 있다.
그러나 이론적 이점은 단순히 적층하는 것만으로 확보되지 않는다. 추가되는 각 트랜지스터는 층 사이의 수직 연결부, 트랜지스터에서 그 위의 신호선으로 이어지는 연결부, 웨이퍼 후면에 있는 전력망 사이에 더욱 복잡한 연결망을 요구한다. 따라서 연결부 설계, 소재 선택, 제조 단계 제어는 채널 형성 자체만큼이나 중요한 요소가 된다.
하나의 구조를 위한 서로 다른 경로
Intel, Samsung, TSMC, IBM은 CFET 개발을 진행하고 있지만, 각 회사는 층을 연결하는 서로 다른 방식을 시험하고 있다. 대부분의 경로는 단일 제조 방식을 지향하며, 적층된 층을 하나의 통합 제조 흐름 안에서 형성한다. 반면 IBM은 첫 번째 트랜지스터 세트를 완전히 제조한 뒤 두 번째 세트를 추가하는 순차적 접근법을 채택하고 있으며, 전력선과 신호선 연결을 쉽게 하기 위해 두 층을 약간 오프셋한다.
Intel 역시 단일 제조 흐름을 연구하는 한편, 각 트랜지스터에 가장 적합한 실리콘을 사용할 수 있는 하이브리드 기판 기반 접근법도 활용한다. 이 회사는 nFET에 (100) 배향의 실리콘을, pFET에 (110) 배향의 결정 실리콘을 사용한 뒤 층 전사 기술로 두 층을 결합한다. 언급된 결과에 따르면, (100) 위의 nFET 위에 (110) pFET를 적층할 경우 전하 이동도가 3X만큼 유효하게 증가할 수 있다.
자사의 CFET 설계를 Rapidus에 라이선스하는 IBM은 상부 나노시트를 10nm만큼 오프셋했으며, 이를 통해 셀 높이를 20nm 줄였다고 밝혔다. 이 회사는 하부에서 50nm, 상부에서 30nm의 active-to-active 간격과 20nm의 gate cut 두께를 제시했으며, 이는 적층되지 않은 nanosheet 트랜지스터와 비교해 셀 높이를 40% 줄일 수 있게 한다.
Samsung은 상부 게이트 영역과 하부 게이트 영역을 분리하기 위해 혁신적인 절연 구조를 사용한다. 최근 발표에서 회사는 트랜지스터 유형별로 3중 적층 nanosheet 채널을 사용하고, 42nm의 게이트 pitch를 갖는 CFET 트랜지스터를 제작했다고 설명했다. 또한 중간 전기 절연 영역, 즉 MDI 안에 서로 다른 게르마늄 농도를 가진 세 개의 epitaxial 층을 배치했다. 이를 통해 nFET와 pFET의 게이트 dipole과 work-function 금속을 독립적으로 조정할 수 있다.
TSMC는 웨이퍼 양면에서 연결 지점에 유연하게 접근할 수 있는 가능성에 초점을 맞추고 있다. 이 회사의 계획에는 backside gate contact와 SRAM 셀의 서로 다른 기능층을 연결하기 위한 두 종류의 vertical contact plugs가 포함되며, Multi-Vt 문턱전압 조정 기술도 포함된다. 이 기술을 사용하면 속도를 위한 저전압 트랜지스터와 전력 소비를 줄이기 위한 고전압 트랜지스터를 혼합할 수 있다.
연결부와 제조가 병목이 되는 이유
CFET 채널은 실리콘과 SiGe가 교대로 배치된 층으로 이루어진 기판 위에 형성된 부유형 나노 실리콘 시트로 구성된다. channel release 단계에서 SiGe를 선택적으로 제거하고, 원자층 증착 ALD를 사용해 형성한 high-k 절연층과 금속 게이트가 시트를 둘러싼다. CFET는 상부 게이트와 하부 게이트를 분리하기 위한 MDI 영역을 추가하므로 단계 수와 제어 요구 사항이 증가한다.
2nm 노드에서 등장한 후면 전력 공급을 사용하면 민감도는 더욱 높아진다. 이 방식은 고도화된 wafer bonding, 후면 박막화, 웨이퍼 양면 사이의 매우 정밀한 정렬을 필요로 한다. 소재 위치나 정렬에서 불과 몇 나노미터를 넘지 않는 차이도 수율에 큰 손실을 초래할 수 있다. 또한 마이크로미터 또는 나노미터 수준의 뒤틀림은 성능을 약화하고 신뢰성 문제를 증가시킬 수 있다.
EUV 광식각 역시 에지 및 선 거칠기, 낮은 광자 수와 관련된 무작위 결함, 그리고 종횡비가 큰 높은 구조를 사용할 때 패턴 붕괴 위험에 직면한다. 포토레지스트 아래의 소재는 접착력과 패턴 전사 정밀도를 향상하고 선 거칠기를 줄일 수 있으며, 이온 빔 식각은 거친 가장자리를 제거하는 데 도움이 될 수 있다. 패턴 전사를 위해서는 레지스트층, 실리콘 하드마스크, 탄소층을 동시에 최적화해야 한다.
웨이퍼 가동 전 시뮬레이션
이러한 복잡성 속에서 다중 물리 시뮬레이션과 가상 제조는 실제로 실리콘을 생산하기 전에 경로를 탐색하기 위한 핵심 도구가 되었다. 모델은 nFET를 pFET 위에 배치할지 또는 그 반대로 배치할지, 직접 적층과 순차 제조 중 어느 방식을 선택할지 비교하며, 공정 창, 결함 가능성, 뒤틀림의 영향, 두께 및 식각 편차를 측정한다.
디지털 트윈과 팹 공정 시뮬레이션을 활용하면 개발 단계에서 필요한 웨이퍼 수를 줄일 수 있다. 또한 증착 두께나 선택적 식각 깊이처럼 각 단계에서 예상되는 편차를 입력한 뒤, 머신러닝을 사용해 명목 상태를 중심으로 공정 범위를 그릴 수 있다. 이를 통해 제조 가능한 선택지를 조기에 파악할 수 있으며, tape-out 단계 전에 뒤틀림 문제나 구리 밀도 편차를 발견하는 상황을 피할 수 있다.
실제로 무엇이 달라지는가?
CFET는 공정에 따라 표준 셀 높이를 약 5T에서 4T 이하로 낮출 수 있으며, 6T 구조에서 4F2 구조로 전환하는 것처럼 더욱 조밀한 SRAM 셀을 지원할 수도 있다. 그러나 면적 축소는 정렬, 절연, 연결, 편차 관리에서 더 큰 부담을 수반한다. 기업별 경로를 비교하면 우위는 트랜지스터 구조만으로 결정되지 않을 것이며, 각 제조업체가 소재와 공정을 원자 수준에 가깝게 제어하는 능력과 함께 high NA EUV 노광 및 가상 시뮬레이션을 활용해 2031년 전후로 예상되는 상업 생산에 앞서 수율을 개선하는 능력에 달려 있음을 시사한다.