Полупроводниковая отрасль приближается к этапу, на котором транзисторы nFET и pFET будут размещаться друг над другом в единой структуре, известной как CFET, вместо их бокового расположения, как в современных nanosheet-транзисторах. Согласно дорожной карте imec, ожидается, что ведущие компании начнут внедрять эту структуру в производство примерно в 2031 году. По приведённым в материале оценкам, это может повысить плотность транзисторов примерно на 40%, улучшить производительность на 50% и увеличить энергоэффективность до 70% по сравнению с нынешними конфигурациями.
Однако теоретические преимущества зависят не только от вертикального размещения. Каждый дополнительный транзистор создаёт более сложную сеть вертикальных соединений между слоями, а также между транзисторами и расположенными над ними сигнальными линиями и размещённой на обратной стороне кристалла сетью питания. Поэтому проектирование соединений, выбор материалов и настройка производственных этапов становятся столь же важными факторами, как и формирование самих каналов.
Разные пути к одной структуре
Intel, Samsung, TSMC и IBM работают над разработкой CFET, однако каждая компания испытывает собственный способ соединения слоёв. Большинство подходов тяготеет к монолитному производству, при котором уложенные друг на друга слои создаются в рамках единого интегрированного производственного процесса. IBM же придерживается последовательного подхода: сначала полностью изготавливается первая группа транзисторов, затем добавляется вторая, причём между слоями предусматривается небольшое смещение для упрощения подключения линий питания и сигнала.
Intel также исследует монолитные процессы, а кроме того, подход с использованием гибридной подложки, позволяющей применять лучший тип кремния для каждого транзистора. Компания использует кремний с ориентацией (100) для nFET и монокристаллический кремний с ориентацией (110) для pFET, после чего объединяет оба слоя с помощью технологии переноса слоёв. Согласно приведённым результатам, такая конфигурация может обеспечить трёхкратное увеличение подвижности носителей заряда при размещении pFET на (110) поверх nFET на (100).
IBM, лицензирующая свои конструкции CFET компании Rapidus, сместила верхние nanosheet-пластины на 10nm и заявила, что это обеспечило уменьшение высоты ячейки на 20nm. Компания продемонстрировала расстояния active-to-active 50nm в нижней части и 30nm в верхней, а также ширину gate cut 20nm, что позволяет уменьшить высоту ячейки на 40% по сравнению с немногослойными nanosheet-транзисторами.
Samsung использует инновационную изолирующую структуру для разделения верхней и нижней областей затвора. В недавней презентации компания сообщила, что изготовила CFET-транзисторы с шагом затвора 42nm и трёхкратно уложенными nanosheet-каналами для обоих типов транзисторов, используя три эпитаксиальных слоя с различной концентрацией германия в области средней электрической изоляции, или MDI. Это помогает независимо настраивать диполь затвора и металл work-function для nFET и pFET.
TSMC, в свою очередь, сосредоточена на возможностях гибкого доступа к точкам соединения с обеих сторон кристалла. Её план включает backside gate contact и два типа vertical contact plugs для соединения различных функциональных слоёв в ячейках SRAM, а также несколько технологий настройки порогового напряжения Multi-Vt. Это позволяет сочетать низковольтные транзисторы для повышения скорости с высоковольтными транзисторами для снижения энергопотребления.
Почему соединения и производство становятся узким местом?
Каналы CFET состоят из подвешенных наносиликоновых пластин, создаваемых на подложке из чередующихся слоёв кремния и SiGe. SiGe селективно удаляется на этапе channel release, после чего пластины окружаются high-k-диэлектриком и металлическим затвором, осаждаемыми методом атомно-слоевого осаждения ALD. CFET добавляет область MDI для изоляции верхнего затвора от нижнего, что увеличивает количество этапов и требования к контролю.
Чувствительность возрастает при использовании подачи питания с обратной стороны, появившейся в 2nm-узле. Этот подход требует передового wafer bonding, утонения обратной стороны и исключительно точного совмещения обеих сторон кристалла. Различия всего в несколько нанометров в положении материала или совмещении могут привести к значительным потерям выхода годных изделий. Кроме того, микро- или наноуровневая деформация способна ухудшить производительность и усилить проблемы с надёжностью.
Фотолитография EUV также сталкивается с шероховатостью краёв и линий, случайными дефектами, связанными с малым числом фотонов, а также с риском разрушения структур при использовании высоких элементов с большим отношением высоты к ширине. Материалы, расположенные под фоторезистом, могут улучшить адгезию и точность переноса рисунка, а также уменьшить шероховатость линий, тогда как травление ионным пучком может способствовать удалению неровных краёв. Перенос рисунка требует одновременной оптимизации слоёв резиста, кремниевой жёсткой маски и углеродного слоя.
Моделирование до запуска производства кристалла
В условиях такой сложности мультифизическое моделирование и виртуальное производство стали основными инструментами для исследования вариантов ещё до фактического изготовления кремниевых кристаллов. Модели сравнивают размещение nFET поверх pFET и обратную конфигурацию, прямое вертикальное размещение и последовательное производство, а также оценивают технологические окна, вероятность дефектов и влияние деформаций, отклонений толщины и травления.
Цифровые двойники и моделирование производственных процессов позволяют сократить количество кристаллов, необходимых на этапах разработки. В модель можно также ввести ожидаемые отклонения на каждом этапе, например толщину осаждения или глубину селективного травления, а затем использовать машинное обучение для построения технологических диапазонов вокруг номинального состояния. Это позволяет заранее определить варианты, пригодные для производства, вместо того чтобы обнаруживать проблему деформации или разброс плотности меди непосредственно перед этапом tape-out.
Что изменится на практике?
В зависимости от процесса CFET может уменьшить высоту стандартной ячейки примерно с 5T до 4T или ниже, а также поддержать более компактные ячейки SRAM, например переход от структуры 6T к 4F2. Однако сокращение площади будет сопровождаться большей нагрузкой в области совмещения, изоляции, соединений и управления разбросом параметров. Сравнение подходов компаний указывает на то, что превосходство будет определяться не только конструкцией транзистора, но и способностью каждого производителя обеспечить почти атомарный контроль материалов и процессов, используя высокоапертурную EUV-литографию и виртуальное моделирование для повышения выхода годных изделий до выхода на ожидаемое примерно в 2031 году коммерческое производство.