A indústria de semicondutores aproxima-se de uma fase de empilhamento de transistores nFET e pFET uns sobre os outros dentro de uma única estrutura conhecida como CFET, em vez de os colocar lado a lado, como nos atuais transistores nanosheet. Prevê-se que as empresas líderes comecem a introduzir esta estrutura na produção por volta de 2031, segundo o roteiro da imec, com um possível aumento de cerca de 40% na densidade dos transistores, uma melhoria de 50% no desempenho e um aumento da eficiência energética de até 70% em comparação com as disposições atuais, de acordo com as estimativas apresentadas no artigo.
Contudo, os ganhos teóricos não dependem apenas do empilhamento. Cada transistor adicional impõe uma rede mais complexa de interconexões verticais entre as camadas, entre os transistores e as linhas de sinal acima deles, bem como a rede de alimentação localizada no lado posterior do wafer. Por isso, o desenho das interconexões, a escolha dos materiais e o controlo das etapas de fabrico tornam-se fatores tão decisivos quanto a própria formação dos canais.
Diferentes vias para uma única estrutura
Intel, Samsung, TSMC e IBM trabalham no desenvolvimento de CFET, mas cada empresa testa uma abordagem diferente para ligar as camadas. A maioria das vias tende para o fabrico monolítico, no qual as camadas empilhadas são construídas num único fluxo de fabrico integrado. A IBM, por sua vez, adota uma abordagem sequencial, na qual o primeiro conjunto de transistores é completamente fabricado antes da adição do segundo conjunto, com um ligeiro deslocamento entre as duas camadas para facilitar a ligação das linhas de alimentação e de sinal.
A Intel também explora fluxos monolíticos, além de uma abordagem baseada num substrato híbrido que permite utilizar o melhor tipo de silício para cada transistor. A empresa utiliza silício com orientação (100) para o nFET e silício cristalino com orientação (110) para o pFET, reunindo depois as duas camadas através de uma técnica de transferência de camadas. Segundo os resultados mencionados, esta disposição pode alcançar um aumento efetivo de 3X na mobilidade das cargas ao empilhar um pFET em (110) sobre um nFET em (100).
A IBM, que licencia os seus desenhos de CFET à empresa Rapidus, deslocou as nanosheets superiores em 10nm e afirmou que isso proporcionou 20nm de altura da célula. A empresa demonstrou distâncias active-to-active de 50nm na parte inferior e 30nm na parte superior, com uma espessura de gate cut de 20nm, permitindo reduzir a altura da célula em 40% em comparação com transistores nanosheet não empilhados.
A Samsung utiliza uma estrutura isolante inovadora para separar as regiões da porta superior e inferior. Numa apresentação recente, a empresa explicou que fabricou transistores CFET com um gate pitch de 42nm e canais nanosheet empilhados em três níveis para cada tipo de transistor, com três camadas epitaxiais com diferentes concentrações de germânio dentro da região de isolamento elétrico intermédio, ou MDI. Isto ajuda a controlar de forma independente o dipolo da porta e o metal de work-function do nFET e do pFET.
A TSMC, por sua vez, concentra-se nas possibilidades de acesso flexível aos pontos de ligação de ambos os lados do wafer. O seu plano inclui backside gate contact e dois tipos de vertical contact plugs para ligar as diferentes camadas funcionais nas células SRAM, além de várias técnicas de controlo do valor da tensão de limiar Multi-Vt. Esta tecnologia permite combinar transistores de baixa tensão, para velocidade, com outros de alta tensão, para reduzir o consumo de energia.
Por que razão as interconexões e o fabrico se tornam o estrangulamento?
Os canais CFET são constituídos por nanosheets de silício suspensas, criadas sobre um substrato de camadas alternadas de silício e SiGe. O SiGe é removido seletivamente durante a fase de channel release, enquanto as nanosheets são envolvidas por uma camada isolante high-k e por uma porta metálica, depositadas através de deposição de camadas atómicas ALD. O CFET acrescenta uma região MDI para isolar a porta superior da inferior, aumentando o número de etapas e os requisitos de controlo.
A sensibilidade aumenta com a utilização de alimentação pelo lado posterior, introduzida no nó de 2nm. Esta abordagem exige wafer bonding avançado, afinamento do lado posterior e um alinhamento extremamente preciso entre os dois lados do wafer. Diferenças de apenas alguns nanómetros na posição do material ou no alinhamento podem provocar grandes perdas de rendimento. O empenamento à escala micrométrica ou nanométrica também pode degradar o desempenho e aumentar os problemas de fiabilidade.
A litografia EUV enfrenta, por sua vez, rugosidade das bordas e das linhas, defeitos aleatórios associados ao baixo número de fotões, além do risco de colapso dos padrões ao utilizar estruturas altas com elevada razão de aspeto. Os materiais situados sob a resistência fotossensível podem melhorar a adesão e a precisão da transferência do padrão, bem como reduzir a rugosidade das linhas, enquanto a gravação por feixe de iões pode ajudar a remover bordas rugosas. A transferência do padrão exige uma otimização simultânea das camadas de resistência, da máscara rígida de silício e da camada de carbono.
Simulação antes de operar o wafer
Perante esta complexidade, a simulação multifísica e o fabrico virtual tornaram-se ferramentas essenciais para explorar as vias antes de produzir efetivamente o silício. Os modelos comparam a colocação do nFET sobre o pFET ou o inverso, bem como o empilhamento direto e o fabrico sequencial, medindo também as janelas de processo, as probabilidades de defeitos e os efeitos do empenamento, das variações de espessura e da gravação.
Os gémeos digitais e a simulação dos processos fabris permitem reduzir o número de wafers necessários nas fases de desenvolvimento. Também é possível introduzir a variação esperada em cada etapa, como a espessura da deposição ou a profundidade da gravação seletiva, e depois utilizar aprendizagem automática para traçar faixas de processo em torno do estado nominal. Isto permite identificar antecipadamente as opções fabricáveis, em vez de descobrir um problema de empenamento ou de variação da densidade do cobre antes da fase de tape-out.
O que muda na prática?
Os CFET podem reduzir a altura da célula padrão de cerca de 5T para 4T ou menos, dependendo do processo, e também podem permitir células SRAM mais compactas, como a transição de uma estrutura 6T para 4F2. Contudo, a redução da área será acompanhada por uma carga maior de alinhamento, isolamento, interconexão e gestão da variação. A comparação entre as vias das empresas sugere que a superioridade não será determinada apenas pela estrutura do transistor, mas pela capacidade de cada fabricante alcançar um controlo quase atómico dos materiais e dos processos, aproveitando simultaneamente a litografia EUV de alta NA e a simulação virtual para melhorar o rendimento antes de chegar à produção comercial prevista para cerca de 2031.