Yarı iletken sektörü, mevcut nanosheet transistörlerde olduğu gibi nFET ve pFET transistörlerini yan yana yerleştirmek yerine, CFET adı verilen tek bir yapı içinde üst üste istifleme aşamasına yaklaşıyor. imec yol haritasına göre öncü şirketlerin bu yapıyı 2031 civarında üretime sunmaya başlaması bekleniyor. Maddede yer alan tahminlere göre transistör yoğunluğu yaklaşık %40 artabilir, performans %50 iyileşebilir ve enerji verimliliği mevcut düzenlemelere kıyasla %70'e kadar yükselebilir.
Ancak teorik kazanımlar yalnızca istiflemeye bağlı değil. Her ek transistör, katmanlar arasında ve transistörlerden üzerlerindeki sinyal hatlarına ve çipin arka tarafında bulunan güç şebekesine uzanan daha karmaşık bir dikey bağlantı ağı gerektiriyor. Bu nedenle bağlantıların tasarımı, malzeme seçimi ve üretim adımlarının kontrolü, kanalların şekillendirilmesi kadar kritik faktörlere dönüşüyor.
Tek bir yapı için farklı yollar
Intel, Samsung, TSMC ve IBM CFET geliştirmek için çalışıyor; ancak her şirket katmanları bağlamak üzere farklı bir yöntem test ediyor. Yolların çoğu, istiflenmiş katmanların tek bir entegre üretim akışı içinde oluşturulduğu monolitik üretime yöneliyor. IBM ise ilk transistör grubunun tamamen üretilmesinin ardından ikinci grubun eklendiği sıralı bir yaklaşım benimsiyor; güç ve sinyal hatlarının bağlanmasını kolaylaştırmak için iki katman arasında hafif bir kaydırma kullanılıyor.
Intel de monolitik akışları araştırmanın yanı sıra, her transistör için en uygun silikon türünün kullanılmasına olanak tanıyan hibrit bir altlık yaklaşımı üzerinde çalışıyor. Şirket nFET için (100) yönelimli silikon, pFET için ise (110) yönelimli kristal silikon kullanıyor ve ardından iki katmanı katman transferi teknolojisiyle birleştiriyor. Belirtilen sonuçlara göre bu düzen, (110) üzerindeki pFET'in (100) üzerindeki nFET'in üstüne istiflenmesiyle yük taşıyıcı hareketliliğinde etkin olarak 3X artış sağlayabiliyor.
CFET tasarımlarını Rapidus'a lisanslayan IBM ise üstteki nanosheet'leri 10nm kaydırdı ve bunun hücre yüksekliğinde 20nm tasarruf sağladığını belirtti. Şirket alt bölümde 50nm, üst bölümde 30nm active-to-active mesafeler ve 20nm gate cut kalınlığı gösterdi. Bu, istiflenmemiş nanosheet transistörlere kıyasla hücre yüksekliğinin %40 azaltılmasını sağlıyor.
Samsung, üst ve alt kapı bölgelerini birbirinden ayırmak için yenilikçi bir yalıtım yapısı kullanıyor. Şirket yakın tarihli bir sunumda, 42nm kapı aralığına ve her iki transistör türü için üçlü istiflenmiş nanosheet kanallarına sahip CFET transistörleri ürettiğini açıkladı. Ayrıca orta elektriksel yalıtım bölgesi veya MDI içinde farklı germanyum konsantrasyonlarına sahip üç epitaksiyel katman bulunuyor. Bu, nFET ve pFET için kapı dipolünün ve work-function metalinin bağımsız biçimde ayarlanmasına yardımcı oluyor.
TSMC ise çipin her iki tarafından bağlantı noktalarına esnek erişim olanağına odaklanıyor. Planı, SRAM hücrelerindeki farklı işlevsel katmanları bağlamak için backside gate contact ve iki tür vertical contact plug'ın yanı sıra, eşik gerilimi değeri için birden fazla Multi-Vt ayarlama tekniğini içeriyor. Bu teknoloji, hız için düşük gerilimli transistörlerle enerji tüketimini azaltmak için yüksek gerilimli transistörlerin bir arada kullanılmasına olanak tanıyor.
Bağlantılar ve üretim neden darboğaz hâline geliyor?
CFET kanalları, silikon ve SiGe'nin dönüşümlü katmanlarından oluşan bir altlık üzerinde oluşturulan asılı nanosilikon levhalardan meydana geliyor. Channel release aşamasında SiGe seçici olarak kaldırılıyor; levhalar ise atomik katman biriktirme ALD kullanılarak biriktirilen high-k yalıtkan katman ve metal kapıyla çevreleniyor. CFET, üst kapıyı alt kapıdan yalıtmak için bir MDI bölgesi ekliyor; bu da adımların ve kontrol gereksinimlerinin sayısını artırıyor.
2nm düğümünde ortaya çıkan arka taraftan güç bağlantısının kullanılmasıyla hassasiyet daha da artıyor. Bu yaklaşım ileri wafer bonding, arka tarafın inceltilmesi ve çipin iki tarafı arasında son derece hassas hizalama gerektiriyor. Malzemenin konumunda veya hizalamada yalnızca birkaç nanometreyi aşmayan farklar bile verimde büyük kayıplara yol açabiliyor. Mikrometre veya nanometre ölçeğindeki çarpılma da performansı zayıflatıp güvenilirlik sorunlarını artırabiliyor.
EUV fotolitografisi de kenar ve çizgi pürüzlülüğüyle, foton sayısının düşük olmasıyla ilişkili rastgele kusurlarla ve yüksek en-boy oranına sahip yüksek yapıların kullanılması sırasında desenlerin çökme riskiyle karşı karşıya. Fotorezistin altındaki malzemeler yapışmayı ve desen aktarımının doğruluğunu iyileştirip çizgi pürüzlülüğünü azaltabilir; iyon demetiyle aşındırma ise pürüzlü kenarların giderilmesine yardımcı olabilir. Desen aktarımı, rezist katmanlarının, silikon sert maskenin ve karbon katmanının eş zamanlı olarak optimize edilmesini gerektiriyor.
Çip çalıştırılmadan önce simülasyon
Bu karmaşıklık karşısında çoklu fizik simülasyonları ve sanal üretim, silikon fiilen üretilmeden önce yolları araştırmak için temel araçlar hâline geldi. Modeller nFET'in pFET'in üzerine veya tersine yerleştirilmesini, doğrudan istifleme ile sıralı üretimi karşılaştırıyor; ayrıca süreç pencerelerini, kusur olasılıklarını, çarpılmanın etkilerini, kalınlık ve aşındırma farklılıklarını ölçüyor.
Dijital ikizler ve fabrika süreçlerinin simülasyonu, geliştirme aşamalarında ihtiyaç duyulan çip sayısını azaltmaya olanak tanıyor. Biriktirme kalınlığı veya seçici aşındırma derinliği gibi her adımdaki beklenen değişkenlik de modele eklenebilir; ardından makine öğrenimi kullanılarak nominal durum çevresindeki süreç aralıkları çizilebilir. Bu, üretilebilir seçeneklerin erken belirlenmesini sağlıyor ve tape-out aşamasından önce çarpılma veya bakır yoğunluğu değişkenliği sorunlarının keşfedilmesini beklemek yerine sorunların daha erken ortaya çıkarılmasına olanak veriyor.
Pratikte ne değişiyor?
CFET, sürece bağlı olarak standart hücre yüksekliğini yaklaşık 5T'den 4T'ye veya daha altına düşürebilir; ayrıca 6T yapısından 4F2'ye geçiş gibi daha sıkı SRAM hücrelerini destekleyebilir. Ancak alanın küçültülmesi, hizalama, yalıtım, bağlantı ve değişkenlik yönetimi açısından daha büyük bir yük getirecek. Şirketlerin yollarının karşılaştırılması, üstünlüğün yalnızca transistör yapısıyla belirlenmeyeceğini; her üreticinin malzeme ve süreçler üzerinde neredeyse atomik düzeyde kontrol sağlayabilmesine, ayrıca ticari üretime 2031 civarında ulaşmadan önce verimi iyileştirmek için yüksek NA EUV fotolitografisinden ve sanal simülasyondan yararlanabilmesine bağlı olacağını gösteriyor.