半導体業界は、現在のnanosheetトランジスタのようにnFETとpFETを横に並べるのではなく、CFETとして知られる単一構造内に上下に積層する段階に近づいている。imecのロードマップによると、主要企業は2031年頃にこの構造を量産に投入し始めると予想されており、本稿に示された推定では、現在の構成と比較してトランジスタ密度が約40%向上し、性能が50%改善し、電力効率が最大70%高まる可能性がある。
しかし、理論上の利点は積層だけに依存するものではない。トランジスタが1つ増えるごとに、層間を垂直に接続する相互接続ネットワーク、トランジスタから上部の信号線への接続、さらにウェハー裏面にある電源ネットワークが複雑になる。そのため、相互接続の設計、材料の選択、製造工程の制御は、チャネル形成そのものと同じくらい重要な要因になる。
1つの構造に対する異なるアプローチ
Intel、Samsung、TSMC、IBMはCFETの開発に取り組んでいるが、各社は層を接続する異なる方法を試している。ほとんどのアプローチはモノリシック製造を志向しており、積層された層を1つの統合された製造フロー内で形成する。一方、IBMは逐次的なアプローチを採用している。これは、最初のトランジスタ群を完全に製造してから2番目の群を追加する方法であり、電源線と信号線の接続を容易にするため、2つの層をわずかにずらす。
Intelもモノリシックなフローを検討しているほか、各トランジスタに最適な種類のシリコンを使用できるハイブリッド基板に基づくアプローチも検討している。同社はnFETに(100)配向のシリコンを、pFETに(110)配向の単結晶シリコンを使用し、層転写技術によって2つの層を結合する。記載された結果によると、(100)上のnFETに(110)上のpFETを積層することで、キャリア移動度を実効的に3X向上させられる。
CFET設計をRapidusにライセンスしているIBMは、上部のナノシートを10nmずらし、それによってセル高を20nm削減できたと述べている。同社は、下部で50nm、上部で30nmのactive-to-active間隔と、20nmのgate cut厚を示した。これにより、非積層nanosheetトランジスタと比較してセル高を40%削減できる。
Samsungは、上部ゲート領域と下部ゲート領域を分離する革新的な絶縁構造を使用している。最近の発表で同社は、ゲートピッチ42nmのCFETトランジスタを製造し、各トランジスタ種別についてnanosheetチャネルを3層積層したことを説明した。さらに、MDI、すなわち中間誘電体領域内にゲルマニウム濃度の異なる3つのエピタキシャル層を形成した。これにより、nFETとpFETのゲートダイポールおよび仕事関数金属を独立して調整できる。
一方、TSMCはウェハーの両面から相互接続ポイントへ柔軟にアクセスできる可能性に注目している。同社の計画には、backside gate contactと、SRAMセル内の異なる機能層を接続する2種類のvertical contact plugsが含まれるほか、Multi-Vtによるしきい値電圧の複数調整技術も含まれている。この技術により、高速化のための低電圧トランジスタと、消費電力削減のための高電圧トランジスタを組み合わせられる。
なぜ相互接続と製造がボトルネックになるのか
CFETのチャネルは、シリコンとSiGeの交互層からなる基板上に形成された、吊り下げられたシリコンナノシートで構成される。channel release工程ではSiGeを選択的に除去し、ナノシートをhigh-k絶縁層と金属ゲートで囲む。これらは原子層堆積（ALD）を用いて形成される。CFETでは上部ゲートと下部ゲートを絶縁するMDI領域も追加されるため、工程数と制御要件が増加する。
2nmノードで登場した裏面電源供給を使用すると、感度はさらに高まる。このアプローチには、高度なウェハーボンディング、裏面の薄化、ウェハーの両面間での極めて高精度なアライメントが必要となる。材料の位置やアライメントに数nmを超えない差が生じただけでも、歩留まりに大きな損失が生じる可能性がある。また、マイクロスケールまたはナノスケールの反りによって性能が低下し、信頼性の問題が増加することもある。
EUVリソグラフィーも、エッジおよびラインの粗さ、光子数の減少に伴うランダムな欠陥、さらにアスペクト比の大きい高い構造を使用する際のパターン崩壊リスクに直面している。フォトレジスト下の材料は、密着性とパターン転写精度を改善し、ライン粗さを低減できる一方、イオンビームエッチングは粗いエッジの除去に役立つ可能性がある。パターン転写には、レジスト層、シリコンハードマスク、カーボン層を同時に最適化する必要がある。
ウェハーを稼働させる前のシミュレーション
この複雑さを背景に、マルチフィジックスシミュレーションとバーチャル製造は、実際にシリコンを製造する前に各アプローチを検討するための基本的なツールになっている。モデルは、nFETをpFETの上に置くか、その逆にするか、直接積層と逐次製造のどちらを採用するかを比較し、工程ウィンドウ、欠陥の可能性、反り、膜厚のばらつき、エッチングの影響を測定する。
デジタルツインと工場プロセスのシミュレーションにより、開発段階で必要となるウェハーの枚数を削減できる。また、成膜厚や選択的エッチング深さなど、各工程で予想されるばらつきを取り込み、機械学習を用いて公称状態を中心とする工程範囲を描くこともできる。これにより、製造可能な選択肢を早期に特定でき、テープアウト前になって反りや銅密度のばらつきの問題を発見する事態を避けられる。
実際には何が変わるのか
CFETは、工程によっては標準セルの高さを約5Tから4T以下へ低減できる可能性があり、6T構造から4F2への移行のように、より高密度なSRAMセルも支援できる可能性がある。しかし、面積の縮小には、アライメント、絶縁、相互接続、ばらつき管理における負担の増大が伴う。各社のアプローチを比較すると、優位性を決めるのはトランジスタ構造だけではなく、量子レベルに近い材料・工程制御を実現する各メーカーの能力であることが示唆される。さらに、2031年頃に見込まれる商用生産に到達する前に、High-NA EUVリソグラフィーと仮想シミュレーションを活用して歩留まりを改善する能力も重要になる。