University of Alberta 연구진은 PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization이라는 제목의 논문을 발표했다. 이 논문은 실제 최종 결과를 정확히 반영하지 못하는 초기 지표에 의존하는 대신, 배선 이후의 최종 성능 지표를 예측해 칩 설계에서 대형 매크로와 표준 셀의 배치 위치를 최적화하는 방법을 제안한다.
문제의 핵심은 placement 단계가 성능·전력·면적, 즉 약칭 PPA에 직접적인 영향을 미친다는 점이다. 대부분의 placement 방법은 반주변 길이, 즉 HPWL을 주요 최적화 목표로 사용한다. 그러나 이 논문은 최근 비교 결과에서 HPWL과 최종 타이밍 지표 사이의 상관관계가 거의 없으며, 여기에는 최악의 음의 슬랙(WNS)과 전체 음의 슬랙(TNS)이 포함된다고 지적한다.
초기 지표에서 배선 이후 결과로
초록에 따르면 최적화 목표와 최종 결과 사이의 이러한 괴리로 인해 AI 기반 placement 도구의 PPA 지표는 계층적 기준선보다 낮아졌다. 연구진은 또한 10개 회로와 설계 플로의 4개 단계에서 라벨의 정확도를 조사했으며, HPWL과 배선 전 타이밍 지표가 배선 이후의 타이밍 순위를 잘 나타내지 못한다는 결론을 내렸다.
연구 결과 post-global-routing 단계가 최종 타이밍 예측 정확도와 훈련 데이터 생성 비용 사이에서 더 나은 균형을 제공하는 것으로 나타났다. 따라서 PPAPlace는 최종 결과와 더 동떨어진 초기 지표 대신 이 단계에서 추출한 라벨을 사용해 모델을 훈련한다.
PPAPlace는 어떻게 작동하는가?
이 모델은 두 개의 상호 보완적인 경로에 기반한다. 하나는 설계의 netlist를 분석하는 그래프 어텐션 네트워크이고, 다른 하나는 placement grid 수준에서 요소 위치의 격자를 처리하는 공간 컨볼루션이다. 모델은 WNS와 TNS 값을 예측한 뒤, 이러한 예측의 그래디언트를 엔드투엔드 미분 가능한 방식으로 셀 좌표에 전달한다.
연구진은 이 그래디언트를 두 가지 방식으로 사용했다. 첫 번째는 PPAPlace-CoOpt로, placement 분석 도구의 최적화 루프 안에서 예측값을 공동 목표로 추가한다. 두 번째는 PPAPlace-Refine으로, 투영된 경사 하강법을 통해 대형 매크로의 위치를 조정하는 후속 placement 최적화를 적용한다.
실제로 무엇이 달라졌는가?
훈련에 사용되지 않은 ChiPBench 데이터셋의 5개 테스트 회로에서 PPAPlace는 계층적 기준선과 비교해 WNS를 평균 22%, TNS를 51% 개선했으며, 전력 및 배선 가능성 지표를 유지했다. 더욱 중요한 점은 연구진이 각 테스트 회로마다 모델을 재훈련하지 않고 동일한 모델을 사용했다는 것이다. 이는 실험 범위 내에서 서로 다른 설계 간 이 접근법의 전이 가능성을 뒷받침한다.
다만 결과는 평가에 사용된 5개 회로와 연구진이 라벨 생성 단계로 선택한 post-global-routing 단계와 관련되어 있다. 따라서 초록만으로 이러한 개선이 모든 EDA 플로 또는 제조 공정 노드에서 반복될 것이라고 입증할 수는 없다. 또한 계산 비용, 모델 규모, 실제 코드 이용 가능성에 관한 세부 사항은 원 논문을 검토해야 한다. 이 논문의 저자는 Chen, Ruogu와 Jie Han이며, 논문은 arXiv:2608.13790 번호의 arXiv 프리프린트로 공개되었고 초록에 따르면 코드도 제공된다.