Forscher der University of Alberta haben ein Paper mit dem Titel PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization vorgestellt. Es schlägt eine Methode vor, die Positionen großer Makrozellen und Standardzellen im Chipdesign verbessert, indem sie die endgültigen Leistungskennzahlen nach dem Routing vorhersagt, anstatt sich auf frühe Metriken zu stützen, die das tatsächliche Ergebnis nicht präzise widerspiegeln.
Das Problem besteht darin, dass die Placement-Phase Leistung, Energie und Fläche direkt beeinflusst, zusammenfassend als PPA bezeichnet. Die meisten Placement-Verfahren verwenden die Half-Perimeter Wirelength, kurz HPWL, als wichtigstes Optimierungsziel. Das Paper weist jedoch darauf hin, dass aktuelle Vergleiche eine nahezu fehlende Korrelation zwischen HPWL und den endgültigen Timing-Kennzahlen gezeigt haben, darunter der Worst Negative Slack (WNS) und der Total Negative Slack (TNS).
Von frühen Metriken zu Ergebnissen nach dem Routing
Dem Abstract zufolge führte diese Entkopplung zwischen Optimierungsziel und Endergebnis dazu, dass KI-basierte Placement-Werkzeuge im Vergleich zu einer hierarchischen Baseline schlechtere PPA-Kennzahlen erzielten. Außerdem untersuchten die Forscher die Genauigkeit der Labels in zehn Schaltungen und über vier Phasen des Designflusses hinweg. Sie kamen zu dem Schluss, dass HPWL und Timing-Metriken vor dem Routing die Timing-Rangfolge nach dem Routing nicht gut repräsentieren.
Die Studie stellte fest, dass die Phase post-global-routing ein besseres Gleichgewicht zwischen der Genauigkeit der Vorhersage des endgültigen Timings und den Kosten für die Erstellung der Trainingsdaten bietet. Daher trainiert PPAPlace sein Modell mit Labels, die aus dieser Phase extrahiert wurden, anstatt frühere und vom Endergebnis weiter entfernte Kennzahlen zu verwenden.
Wie funktioniert PPAPlace?
Das Modell basiert auf zwei miteinander verbundenen Pfaden: einem grafischen Aufmerksamkeitsnetzwerk, das die Netlist des Designs analysiert, und einer räumlichen Faltung, die das Raster der Elementpositionen auf Placement-Ebene verarbeitet. Das Modell sagt WNS- und TNS-Werte voraus und leitet die Gradienten dieser Vorhersagen anschließend auf differenzierbare Weise Ende-zu-Ende an die Zellkoordinaten weiter.
Die Forscher nutzten diese Gradienten auf zwei Arten. Die erste ist PPAPlace-CoOpt, bei der die Vorhersage als gemeinsames Ziel innerhalb der Optimierungsschleife eines analytischen Placement-Werkzeugs hinzugefügt wird. Die zweite ist PPAPlace-Refine, das eine nachgelagerte Optimierung des Placements durchführt, um die Positionen großer Makrozellen mittels projiziertem Gradientenabstieg anzupassen.
Was hat sich praktisch verändert?
Auf fünf Testschaltungen aus der ChiPBench-Sammlung, die nicht in das Training einbezogen wurden, erzielte PPAPlace gegenüber der hierarchischen Baseline eine durchschnittliche Verbesserung von 22 % beim WNS und 51 % beim TNS, während die Energie- und Routbarkeitskennzahlen erhalten blieben. Besonders relevant ist, dass die Forscher dasselbe Modell ohne erneutes Training für jede Testschaltung verwendeten. Dies spricht innerhalb des Versuchsbereichs für die Übertragbarkeit des Ansatzes auf unterschiedliche Designs.
Die Ergebnisse beziehen sich weiterhin auf die fünf evaluierten Schaltungen und auf die von den Forschern zur Erzeugung der Labels ausgewählte Phase post-global-routing. Das Abstract allein belegt daher nicht, dass sich die Verbesserungen auf alle EDA-Flows oder Fertigungstechnologien übertragen lassen. Auch Einzelheiten zu den Rechenkosten, zur Modellgröße und zur praktischen Verfügbarkeit des Codes müssen im Originalpaper geprüft werden. Das Paper wurde von Chen, Ruogu und Jie Han verfasst und als arXiv-Preprint unter der Nummer arXiv:2608.13790 veröffentlicht; dem Abstract zufolge ist der Code verfügbar.