Investigadores de University of Alberta presentaron un artículo titulado PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization, que propone un método para optimizar las posiciones de los bloques grandes y las celdas estándar en el diseño de chips mediante la predicción de las métricas finales después del enrutamiento, en lugar de depender de métricas tempranas que no reflejan con precisión el resultado real.
El problema se centra en que la etapa de placement influye directamente en el rendimiento, la energía y el área, conocidos conjuntamente como PPA. La mayoría de los métodos de placement utilizan la longitud de cable semiperimétrica, o HPWL, como objetivo principal de optimización. Sin embargo, el artículo señala que comparaciones recientes mostraron una correlación casi nula entre HPWL y las métricas temporales finales, incluido el peor margen negativo (WNS) y el margen negativo total (TNS).
De las métricas tempranas a los resultados después del enrutamiento
Según el resumen, esta desconexión entre el objetivo de optimización y el resultado final provocó un deterioro de las métricas PPA en herramientas de placement basadas en inteligencia artificial frente a una línea base jerárquica. Los investigadores también examinaron la precisión de las etiquetas en diez circuitos y a través de cuatro etapas del flujo de diseño, y concluyeron que HPWL y las métricas temporales previas al enrutamiento no representan adecuadamente el orden temporal posterior al enrutamiento.
El estudio descubrió que la etapa de post-global-routing ofrece un mejor equilibrio entre la precisión de la predicción temporal final y el coste de generación de los datos de entrenamiento. Por ello, PPAPlace entrena su modelo con etiquetas extraídas de esta etapa, en lugar de utilizar indicadores más tempranos y más alejados del resultado final.
¿Cómo funciona PPAPlace?
El modelo se basa en dos vías complementarias: una red de atención gráfica que analiza el netlist del diseño y una convolución espacial que opera sobre la cuadrícula de posiciones de los elementos en el nivel de placement grid. El modelo predice los valores de WNS y TNS y, posteriormente, transmite los gradientes de estas predicciones a las coordenadas de las celdas mediante un procedimiento diferenciable de extremo a extremo.
Los investigadores utilizaron estos gradientes de dos maneras. La primera es PPAPlace-CoOpt, en la que la predicción se añade como objetivo conjunto dentro del bucle de optimización de una herramienta analítica de placement. La segunda es PPAPlace-Refine, que aplica una optimización posterior al placement para ajustar las posiciones de los bloques grandes mediante descenso de gradiente proyectado.
¿Qué cambió en la práctica?
En cinco circuitos de prueba del conjunto ChiPBench que no se utilizaron durante el entrenamiento, PPAPlace logró una mejora media del 22 % en WNS y del 51 % en TNS frente a la línea base jerárquica, manteniendo las métricas de energía y capacidad de enrutamiento. Más importante aún, los investigadores utilizaron el mismo modelo sin volver a entrenarlo para cada circuito de prueba, un aspecto que respalda la transferibilidad del enfoque entre distintos diseños dentro del alcance del experimento.
Los resultados siguen estando vinculados a los cinco circuitos utilizados en la evaluación y a la etapa de post-global-routing que los investigadores seleccionaron para generar las etiquetas. Por ello, el resumen por sí solo no demuestra que las mejoras se repitan en todos los flujos de EDA o nodos de fabricación. Además, los detalles sobre el coste computacional, el tamaño del modelo y la disponibilidad práctica del código requieren revisar el artículo original. El artículo fue escrito por Chen, Ruogu y Jie Han, y está publicado como preprint de arXiv con el número arXiv:2608.13790, con el código disponible según el resumen.