University of Alberta的研究人员提交了一篇题为PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization的论文，提出了一种通过预测布线后的最终性能指标来优化芯片设计中大型模块和标准单元位置的方法，而不是依赖不能准确反映实际结果的早期指标。
该问题的核心在于，placement阶段会直接影响性能、功耗和面积，统称为PPA。大多数placement方法都将半周长线长，即HPWL，作为主要优化目标。然而，论文指出，近期比较显示，HPWL与最终时序指标之间几乎不存在相关性，其中包括最差负裕量（WNS）和总负裕量（TNS）。
从早期指标到布线后结果
根据摘要，优化目标与最终结果之间的这种脱节，导致基于人工智能的placement工具在PPA指标上落后于分层基线。研究人员还检查了十个电路在设计流程四个阶段中的标签准确性，并得出结论：布线前的HPWL和时序指标无法很好地代表布线后的时序排序。
研究发现，post-global-routing阶段在最终时序预测准确性与训练数据生成成本之间提供了更好的平衡。因此，PPAPlace使用从该阶段提取的标签训练模型，而不是使用更早、与最终结果距离更远的指标。
PPAPlace如何工作？
该模型由两个互补的路径组成：分析设计netlist的图注意力网络，以及处理placement grid级别元素位置网格的空间卷积。模型预测WNS和TNS值，然后通过端到端可微分的方式，将这些预测的梯度传递至单元坐标。
研究人员以两种方式使用这些梯度。第一种是PPAPlace-CoOpt，将预测结果作为共同目标加入分析型placement工具的优化循环。第二种是PPAPlace-Refine，通过投影梯度下降对placement进行后续优化，以调整大型模块的位置。
实际发生了哪些变化？
在来自ChiPBench数据集、未参与训练的五个测试电路上，与分层基线相比，PPAPlace使WNS平均提升22%、TNS平均提升51%，同时保持功耗和可布线性指标。更重要的是，研究人员对每个测试电路都使用同一个模型，而无需重新训练，这一点支持该方法在实验范围内不同设计之间的迁移能力。
这些结果仍与评估中使用的五个电路，以及研究人员选择用于生成标签的post-global-routing阶段相关。因此，仅凭摘要无法证明这些改进会在所有EDA流程或工艺节点上重复出现。此外，计算成本、模型规模以及代码在实践中的可用程度等细节，仍需查阅原论文。论文作者为Chen, Ruogu和Jie Han，以arXiv预印本形式发表，编号为arXiv:2608.13790；根据摘要，代码已提供。