Pesquisadores da University of Alberta apresentaram um artigo intitulado PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization, que propõe um método para otimizar as posições dos módulos grandes e das células padrão no projeto de chips por meio da previsão das métricas finais de desempenho após o roteamento, em vez de depender de métricas iniciais que não refletem com precisão o resultado efetivo.
O problema está no fato de que a etapa de placement afeta diretamente o desempenho, a energia e a área, conhecidas pela sigla PPA. A maioria dos métodos de placement usa o comprimento de fio do meio perímetro, ou HPWL, como principal objetivo de otimização. No entanto, o artigo indica que comparações recentes demonstraram uma correlação quase inexistente entre o HPWL e as métricas finais de temporização, incluindo o pior slack negativo (WNS) e o slack negativo total (TNS).
Das métricas iniciais aos resultados após o roteamento
Segundo o resumo, essa desconexão entre o objetivo de otimização e o resultado final levou à deterioração das métricas de PPA em ferramentas de placement baseadas em inteligência artificial em comparação com uma linha de base hierárquica. Os pesquisadores também examinaram a precisão das etiquetas em dez circuitos e ao longo de quatro etapas do fluxo de projeto, concluindo que o HPWL e as métricas de temporização anteriores ao roteamento não representam bem a ordenação da temporização após o roteamento.
O estudo constatou que a etapa de post-global-routing oferece um equilíbrio melhor entre a precisão da previsão da temporização final e o custo de geração dos dados de treinamento. Por isso, o PPAPlace treina seu modelo com etiquetas extraídas dessa etapa, em vez de usar indicadores mais iniciais e mais distantes do resultado final.
Como funciona o PPAPlace?
O modelo baseia-se em dois caminhos complementares: uma rede de atenção em grafos que analisa a netlist do projeto e uma convolução espacial que lida com a grade de posições dos elementos no nível da placement grid. O modelo prevê os valores de WNS e TNS e, em seguida, transmite os gradientes dessas previsões às coordenadas das células de maneira diferenciável de ponta a ponta.
Os pesquisadores usaram esses gradientes de duas formas. A primeira é o PPAPlace-CoOpt, no qual a previsão é acrescentada como objetivo conjunto dentro do ciclo de otimização de uma ferramenta analítica de placement. A segunda é o PPAPlace-Refine, que aplica uma otimização posterior ao placement para ajustar as posições dos módulos grandes por meio de descida do gradiente projetada.
O que mudou na prática?
Em cinco circuitos de teste do conjunto ChiPBench que não participaram do treinamento, o PPAPlace alcançou uma melhoria média de 22% no WNS e de 51% no TNS em comparação com a linha de base hierárquica, mantendo as métricas de energia e roteabilidade. Mais importante, os pesquisadores usaram o mesmo modelo sem retreiná-lo para cada circuito de teste, um ponto que apoia a transferibilidade da abordagem entre diferentes projetos dentro do escopo do experimento.
Os resultados continuam vinculados aos cinco circuitos usados na avaliação e à etapa de post-global-routing escolhida pelos pesquisadores para gerar as etiquetas. Portanto, o resumo, por si só, não demonstra que as melhorias se repetirão em todos os fluxos de EDA ou nós de fabricação. Além disso, os detalhes sobre o custo computacional, o tamanho do modelo e a disponibilidade prática do código exigem a consulta ao artigo original. O artigo é de autoria de Chen, Ruogu e Jie Han e foi publicado como um preprint do arXiv sob o número arXiv:2608.13790, com o código disponibilizado, segundo o resumo.