Des chercheurs de l’University of Alberta ont présenté un article intitulé PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization, qui propose une méthode pour optimiser les positions des macroblocs et des cellules standard dans la conception des puces en prédisant les indicateurs finaux de performance après le routage, plutôt qu’en s’appuyant sur des métriques précoces qui ne reflètent pas précisément le résultat réel.
Le problème tient au fait que l’étape de placement influe directement sur les performances, la puissance et la surface, connues sous l’abréviation PPA. La plupart des méthodes de placement utilisent la longueur totale des fils selon le demi-périmètre, ou HPWL, comme objectif principal d’optimisation. Toutefois, l’article indique que des comparaisons récentes ont montré une corrélation quasi nulle entre la HPWL et les indicateurs de timing finaux, notamment le pire slack négatif (WNS) et le slack négatif total (TNS).
Des métriques précoces aux résultats après le routage
Selon le résumé, cette dissociation entre l’objectif d’optimisation et le résultat final a entraîné une dégradation des indicateurs PPA des outils de placement fondés sur l’intelligence artificielle par rapport à une référence hiérarchique. Les chercheurs ont également examiné la précision des labels sur dix circuits et à travers quatre étapes du flux de conception, concluant que la HPWL et les métriques de timing avant routage ne représentent pas correctement le classement du timing après routage.
L’étude a constaté que l’étape de post-global-routing offrait un meilleur équilibre entre la précision de la prédiction du timing final et le coût de génération des données d’entraînement. PPAPlace entraîne donc son modèle sur des labels extraits de cette étape, plutôt que d’utiliser des indicateurs plus précoces et plus éloignés du résultat final.
Comment fonctionne PPAPlace ?
Le modèle repose sur deux branches complémentaires : un réseau d’attention graphique qui analyse le netlist de la conception, et une convolution spatiale qui traite la grille de positions des éléments au niveau du placement grid. Le modèle prédit les valeurs du WNS et du TNS, puis transmet les gradients de ces prédictions aux coordonnées des cellules au moyen d’un processus différentiable de bout en bout.
Les chercheurs ont utilisé ces gradients de deux manières. La première est PPAPlace-CoOpt, qui ajoute la prédiction comme objectif conjoint dans la boucle d’optimisation de l’outil de placement analytique. La seconde est PPAPlace-Refine, qui applique une optimisation ultérieure au placement afin d’ajuster les positions des macroblocs par descente de gradient projetée.
Qu’est-ce qui a changé en pratique ?
Sur cinq circuits de test de l’ensemble ChiPBench qui n’avaient pas été utilisés pour l’entraînement, PPAPlace a obtenu une amélioration moyenne de 22 % du WNS et de 51 % du TNS par rapport à la référence hiérarchique, tout en préservant les indicateurs de puissance et de routabilité. Plus important encore, les chercheurs ont utilisé le même modèle sans le réentraîner pour chaque circuit de test, un point qui plaide en faveur de la transférabilité de l’approche entre différentes conceptions dans le cadre de l’expérience.
Les résultats restent liés aux cinq circuits utilisés pour l’évaluation et à l’étape de post-global-routing choisie par les chercheurs pour générer les labels. Le résumé seul ne permet donc pas d’établir que les améliorations se reproduiront dans tous les flux EDA ou pour tous les nœuds de fabrication. De même, les détails concernant le coût de calcul, la taille du modèle et la disponibilité pratique du code doivent être vérifiés dans l’article original. L’article est signé par Chen, Ruogu et Jie Han. Il est publié sous la forme d’un preprint arXiv portant le numéro arXiv:2608.13790, avec une mise à disposition du code selon le résumé.