University of Alberta araştırmacıları, çip tasarımında büyük birimlerin ve standart hücrelerin konumlarını, erken aşamalardaki ve nihai sonucu doğru biçimde yansıtmayan ölçütlere güvenmek yerine, yönlendirme sonrasındaki nihai performans göstergelerini tahmin ederek iyileştirmeyi öneren PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization başlıklı bir makale sundu.
Sorunun temelinde, placement aşamasının performansı, güç tüketimini ve alanı, kısaca PPA'yı, doğrudan etkilemesi yatıyor. Placement yöntemlerinin çoğu, temel optimizasyon hedefi olarak yarı çevre tel uzunluğunu veya HPWL'yi kullanıyor. Ancak makale, güncel karşılaştırmaların HPWL ile nihai zamanlama göstergeleri, bunlar arasında en kötü negatif sapma (WNS) ve toplam negatif sapma (TNS), arasında neredeyse hiç korelasyon bulunmadığını gösterdiğine dikkat çekiyor.
Erken aşama ölçütlerinden yönlendirme sonrası sonuçlara
Özete göre, optimizasyon hedefi ile nihai sonuç arasındaki bu kopukluk, yapay zekâ tabanlı placement araçlarında PPA göstergelerinin hiyerarşik bir temel çizgiye kıyasla gerilemesine yol açtı. Araştırmacılar ayrıca on devrede ve tasarım akışının dört aşamasında etiketlerin doğruluğunu inceledi ve HPWL ile yönlendirme öncesi zamanlama ölçütlerinin, yönlendirme sonrası zamanlama sıralamasını iyi temsil etmediği sonucuna vardı.
Çalışma, post-global-routing aşamasının nihai zamanlamayı tahmin doğruluğu ile eğitim verisi oluşturma maliyeti arasında daha iyi bir denge sunduğunu ortaya koydu. Bu nedenle PPAPlace, nihai sonuçtan daha uzak olan daha erken göstergeleri kullanmak yerine, bu aşamadan çıkarılan etiketlerle eğitiliyor.
PPAPlace nasıl çalışıyor?
Model, iki tamamlayıcı yol kullanıyor: tasarımın netlist'ini analiz eden bir grafik dikkat ağı ve placement grid düzeyindeki öğe konumları ağını işleyen mekânsal bir evrişim. Model WNS ve TNS değerlerini tahmin ediyor, ardından bu tahminlerin gradyanlarını uçtan uca diferansiyellenebilir bir yöntemle hücre koordinatlarına aktarıyor.
Araştırmacılar bu gradyanları iki şekilde kullandı. İlki, placement aracının analitik optimizasyon döngüsüne tahmini ortak hedef olarak ekleyen PPAPlace-CoOpt. İkincisi ise placement'a sonradan iyileştirme uygulayarak büyük birimlerin konumlarını izdüşümlü gradyan inişiyle değiştiren PPAPlace-Refine.
Pratikte ne değişti?
Eğitimde kullanılmayan ChiPBench kümesinden beş test devresinde PPAPlace, hiyerarşik temel çizgiye kıyasla WNS'de ortalama %22 ve TNS'de %51 iyileşme sağlarken güç tüketimi ve yönlendirilebilirlik göstergelerini korudu. Daha da önemlisi, araştırmacılar modeli her test devresi için yeniden eğitmeden kullandı. Bu nokta, yaklaşımın deney kapsamındaki farklı tasarımlar arasında aktarılabilirliğini destekliyor.
Sonuçlar, değerlendirmede kullanılan beş devreyle ve araştırmacıların etiketleri üretmek için seçtiği post-global-routing aşamasıyla sınırlı olmaya devam ediyor. Bu nedenle özet tek başına, iyileştirmelerin tüm EDA akışlarında veya üretim düğümlerinde tekrarlanacağını kanıtlamıyor. Hesaplama maliyetinin ayrıntıları, modelin boyutu ve kodun pratikte ne ölçüde erişilebilir olduğu da makalenin tamamının incelenmesini gerektiriyor. Makalenin yazarları Chen, Ruogu ve Jie Han; çalışma, arXiv:2608.13790 numaralı bir arXiv preprint'i olarak yayımlandı ve özete göre kod erişime sunuldu.