University of Albertaの研究者らは、PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimizationと題する研究論文を発表した。同論文は、実際の最終結果を正確に反映しない初期指標に依存するのではなく、配線後の最終的な性能指標を予測することで、チップ設計における大規模ブロックと標準セルの配置を最適化する手法を提案している。
この問題の中心にあるのは、placement段階が、一般にPPAと略される性能、電力、面積に直接影響する点である。ほとんどのplacement手法は、半周長配線長（HPWL）を主要な最適化目標として用いる。しかし論文によれば、近年の比較では、HPWLと最終的なタイミング指標との相関はほぼ存在せず、最悪負スラック（WNS）や総負スラック（TNS）もその例に含まれる。
初期指標から配線後の結果へ
要約によると、最適化目標と最終結果とのこの乖離により、AIベースのplacementツールのPPA指標は階層型ベースラインと比較して悪化した。研究者らはまた、10個の回路と設計フローの4段階にわたってラベルの精度を調査し、HPWLと配線前のタイミング指標は、配線後のタイミング順位を適切に表さないと結論づけた。
この研究では、post-global-routing段階が、最終タイミングの予測精度と訓練データ生成コストの間で、より良いバランスを提供することが分かった。そのためPPAPlaceは、最終結果からより遠い早期指標を使用するのではなく、この段階から抽出したラベルでモデルを訓練する。
PPAPlaceの仕組み
このモデルは、相互補完的な2つの経路に基づいている。1つは設計のnetlistを分析するグラフ・アテンション・ネットワークで、もう1つはplacement grid上の要素配置のグリッドを扱う空間畳み込みである。モデルはWNSとTNSの値を予測し、その予測の勾配を、エンドツーエンドで微分可能な方法によりセルの座標へ伝える。
研究者らはこれらの勾配を2通りの方法で使用した。1つ目はPPAPlace-CoOptで、placement解析ツールの最適化ループ内に予測を共同目標として追加する。2つ目はPPAPlace-Refineで、射影勾配降下法によって大規模ブロックの位置を調整するため、placementに対して後段の最適化を適用する。
実際に何が変わったのか？
訓練に使用していないChiPBenchの5つのテスト回路において、PPAPlaceは階層型ベースラインと比較して、WNSを平均22%、TNSを51%改善し、電力指標と配線可能性を維持した。さらに重要なのは、研究者らが各テスト回路について再訓練することなく同じモデルを使用した点であり、これは実験範囲内で異なる設計間への手法の移植可能性を支持する。
結果は、評価に使用した5つの回路と、研究者らがラベル生成のために選択したpost-global-routing段階に関連づけられている。そのため、要約だけでは、改善がすべてのEDAフローや製造プロセスノードで再現されることは証明されない。また、計算コスト、モデルサイズ、コードの実用的な提供状況の詳細については、原論文の確認が必要である。この論文の著者はChen, RuoguとJie Hanであり、arXiv:2608.13790のarXiv preprintとして公開されている。要約によれば、コードも提供されている。