Исследователи из University of Alberta представили статью под названием PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization, в которой предлагается метод оптимизации расположения крупных блоков и стандартных ячеек при проектировании микросхем посредством прогнозирования итоговых показателей после трассировки, вместо опоры на ранние метрики, которые неточно отражают фактический результат.
Проблема заключается в том, что этап placement напрямую влияет на производительность, энергопотребление и площадь, вместе известных как PPA. В большинстве методов placement в качестве основной цели оптимизации используется длина провода по полупериметру, или HPWL. Однако в статье отмечается, что современные сравнения показали почти нулевую корреляцию между HPWL и итоговыми показателями временных характеристик, включая наибольшее отрицательное отклонение (WNS) и суммарное отрицательное отклонение (TNS).
От ранних метрик к результатам после трассировки
Согласно аннотации, этот разрыв между целью оптимизации и итоговым результатом привёл к ухудшению показателей PPA у инструментов placement на основе искусственного интеллекта по сравнению с иерархическим базовым методом. Исследователи также проверили точность меток на десяти схемах и на четырёх этапах проектного потока и пришли к выводу, что HPWL и показатели временных характеристик до трассировки плохо отражают порядок временных характеристик после трассировки.
Исследование показало, что этап post-global-routing обеспечивает лучший баланс между точностью прогнозирования итоговых временных характеристик и стоимостью создания обучающих данных. Поэтому PPAPlace обучает свою модель на метках, извлечённых на этом этапе, вместо использования более ранних показателей, которые сильнее удалены от итогового результата.
Как работает PPAPlace?
Модель опирается на два взаимодополняющих компонента: графовую сеть внимания, анализирующую netlist проекта, и пространственную свёртку, работающую с сеткой расположения элементов на уровне placement grid. Модель прогнозирует значения WNS и TNS, а затем передаёт градиенты этих прогнозов координатам ячеек дифференцируемым сквозным образом.
Исследователи использовали эти градиенты двумя способами. Первый — PPAPlace-CoOpt, где прогноз добавляется как совместная цель во внутренний цикл оптимизации аналитического инструмента placement. Второй — PPAPlace-Refine, который применяет последующую оптимизацию placement для корректировки расположения крупных блоков посредством спуска по спроецированному градиенту.
Что изменилось на практике?
На пяти тестовых схемах из набора ChiPBench, не использовавшихся при обучении, PPAPlace обеспечил среднее улучшение WNS на 22% и TNS на 51% по сравнению с иерархическим базовым методом, сохранив показатели энергопотребления и трассируемости. Важно и то, что исследователи использовали одну и ту же модель без повторного обучения для каждой тестовой схемы; это подтверждает переносимость подхода между различными проектами в рамках проведённого эксперимента.
Результаты по-прежнему связаны с пятью схемами, использованными при оценке, и с этапом post-global-routing, который исследователи выбрали для генерации меток. Поэтому одна лишь аннотация не доказывает, что улучшения будут воспроизводиться во всех потоках EDA или на всех технологических нормах. Кроме того, сведения о вычислительной стоимости, размере модели и практической доступности кода требуют изучения оригинальной статьи. Авторы статьи — Chen, Ruogu и Jie Han; она опубликована как препринт arXiv под номером arXiv:2608.13790, а согласно аннотации, код доступен.