뮌헨 공과대학교(TU Munich)의 연구원들이 칩 설계에서 트랜지스터 시뮬레이션 프로세스, 특히 나노시트(Nanosheet) 구조를 기반으로 한 3나노미터 기술의 시뮬레이션을 가속화하기 위한 혁신적인 솔루션을 다룬 기술 논문을 발표했습니다. 이번 연구는 기존의 Verilog-A 기반 트랜지스터 모델을 신경망 기반 트랜지스터 모델(NN-based transistor models)로 대체하는 데 초점을 맞추고 있습니다.
실질적으로 무엇이 바뀌는가?
SPICE 시뮬레이션은 집적 회로 설계의 초석이지만, 첨단 제조 공정을 다룰 때 막대한 컴퓨팅 자원을 요구합니다. 새로운 모델은 트랜지스터의 드레인 전류(drain current)와 다양한 전하를 높은 정확도로 예측할 수 있음을 입증했으며, 이를 통해 표준 셀 라이브러리 특성화(standard cell library characterization) 작업을 훨씬 더 빠른 속도로 수행할 수 있게 합니다.
실험 결과, 신경망 기반 모델은 다음을 달성했습니다.
- 초고속: 업계 표준인 BSIM-CMG 모델에 비해 표준 셀 라이브러리 특성화에 소요되는 시간을 최대 8배 단축.
- 고정밀: 지연 시간(delay) 추정에서 0.11% 미만, 광범위한 회로에 걸친 총 전력 추정에서 0.76% 미만의 매우 낮은 오차율 달성.
- 수렴 효율성: 인공지능 기반 모델이 복잡한 설계 환경에서 종종 직면하는 기술적 과제인 전자 설계 자동화(EDA) 도구에서의 더 나은 수렴(convergence) 능력 입증.
이 뉴스가 중요한 이유는 무엇인가?
이번 결과는 인공지능을 칩 설계 워크플로(EDA flows)에 통합하기 위한 중요한 진전입니다. 이전 모델들은 전문적인 설계 도구 내에서 엄격한 테스트를 거치는 데 어려움을 겪었지만, 이번 연구는 신경망 모델이 기존의 컴팩트 트랜지스터 모델을 대체할 수 있는 실용적이고 신뢰할 수 있는 대안이 될 수 있음을 입증했습니다. 또한 연구원들은 신경망의 크기와 시뮬레이션 정확도 간의 관계에 대한 지침을 제공하여, 엔지니어들에게 시뮬레이션 속도와 정확도 사이의 균형을 맞출 수 있는 로드맵을 제시했습니다.
이번 발전은 첨단 칩 개발에서 설계 주기를 단축하고 컴퓨팅 비용을 절감할 수 있는 가능성을 열어주며, 이는 트랜지스터 크기가 계속 축소되고 디지털 및 아날로그 회로의 복잡성이 증가함에 따라 매우 중요합니다.