Des chercheurs de l'Université technique de Munich (TU Munich) ont publié un document de recherche technique présentant une solution innovante pour accélérer les simulations de transistors dans la conception de puces électroniques, spécifiquement pour la technologie 3 nm basée sur l'architecture Nanosheet. La recherche se concentre sur le remplacement des modèles de transistors traditionnels basés sur le langage Verilog-A par des modèles basés sur des réseaux neuronaux (NN-based transistor models).
Qu'est-ce qui change concrètement ?
La simulation SPICE est la pierre angulaire de la conception de circuits intégrés, mais elle nécessite des ressources informatiques considérables lors de la manipulation de technologies de fabrication avancées. Les nouveaux modèles ont prouvé leur capacité à prédire avec une grande précision le courant de drain (drain current) et les différentes charges des transistors, ce qui permet d'effectuer des opérations de caractérisation des bibliothèques de cellules standard (standard cell library characterization) beaucoup plus rapidement.
Les résultats expérimentaux ont montré que les modèles basés sur les réseaux neuronaux ont permis d'atteindre les objectifs suivants :
- Vitesse supérieure : Réduction du temps nécessaire à la caractérisation de la bibliothèque de cellules standard jusqu'à 8 fois par rapport au modèle BSIM-CMG standard de l'industrie.
- Haute précision : Obtention de taux d'erreur très faibles, avec moins de 0,11 % dans l'estimation du délai (delay) et 0,76 % dans l'estimation de la puissance totale sur une large gamme de circuits.
- Efficacité de convergence : Les modèles ont démontré une meilleure capacité de convergence (convergence) dans les outils de conception d'automatisation électronique (EDA), un défi technique souvent rencontré par les modèles basés sur l'intelligence artificielle dans des environnements de conception complexes.
Pourquoi cette nouvelle est-elle importante ?
Ces résultats constituent une étape importante vers l'intégration de l'intelligence artificielle dans les flux de travail de conception de puces (EDA flows). Alors que les modèles précédents souffraient de difficultés lors de tests rigoureux au sein d'outils de conception professionnels, cette recherche a prouvé que les modèles neuronaux peuvent être une alternative pratique et fiable aux modèles de transistors compacts traditionnels. Les chercheurs ont également fourni des directives sur la relation entre la taille du réseau neuronal et la précision de la simulation, offrant ainsi une feuille de route aux ingénieurs pour trouver l'équilibre entre la vitesse de simulation et sa précision.
Cette avancée ouvre la voie à une réduction des cycles de conception et des coûts informatiques dans le développement de puces de pointe, ce qui est vital à mesure que la taille des transistors diminue et que la complexité des circuits numériques et analogiques augmente.