Исследователи из Мюнхенского технического университета (TU Munich) опубликовали техническую статью, в которой представлено инновационное решение для ускорения моделирования транзисторов при проектировании электронных чипов, в частности для технологии 3 нм на основе архитектуры нанолистов (Nanosheet). Исследование сосредоточено на замене традиционных моделей транзисторов на языке Verilog-A моделями, основанными на нейронных сетях (NN-based transistor models).
Что меняется на практике?
Моделирование SPICE является краеугольным камнем проектирования интегральных схем, однако оно требует огромных вычислительных ресурсов при работе с передовыми технологиями производства. Новые модели доказали свою способность с высокой точностью предсказывать ток стока (drain current) и различные заряды транзисторов, что позволяет выполнять характеризацию библиотек стандартных ячеек (standard cell library characterization) значительно быстрее.
Экспериментальные результаты показали, что модели на основе нейронных сетей достигли следующего:
- Высокая скорость: сокращение времени, затрачиваемого на характеризацию библиотеки стандартных ячеек, до 8 раз по сравнению с отраслевым стандартом BSIM-CMG.
- Высокая точность: достижение очень низких уровней погрешности: менее 0,11% при оценке задержки (delay) и 0,76% при оценке общей мощности для широкого спектра схем.
- Эффективность сходимости: модели продемонстрировали лучшую способность к сходимости (convergence) в инструментах автоматизации проектирования электроники (EDA), что является технической проблемой, с которой часто сталкиваются модели на основе искусственного интеллекта в сложных проектных средах.
Почему эта новость важна?
Эти результаты являются важным шагом на пути к интеграции искусственного интеллекта в рабочие процессы проектирования чипов (EDA flows). В то время как предыдущие модели испытывали трудности при строгом тестировании в профессиональных инструментах проектирования, данное исследование доказало, что нейронные модели могут быть практичной и надежной альтернативой традиционным компактным моделям транзисторов. Исследователи также предоставили рекомендации относительно взаимосвязи между размером нейронной сети и точностью моделирования, что дает инженерам дорожную карту для достижения баланса между скоростью и точностью моделирования.
Эта разработка открывает путь к сокращению циклов проектирования и вычислительных затрат при разработке передовых чипов, что является критически важным по мере дальнейшего уменьшения размеров транзисторов и увеличения сложности цифровых и аналоговых схем.