Pesquisadores da Universidade Técnica de Munique (TU Munich) publicaram um artigo técnico que apresenta uma solução inovadora para acelerar as simulações de transistores no design de chips eletrônicos, especificamente para a tecnologia de 3 nm baseada na arquitetura de nanosheet. A pesquisa foca na substituição dos modelos tradicionais de transistores baseados na linguagem Verilog-A por modelos baseados em redes neurais (modelos de transistores baseados em NN).
O que muda na prática?
A simulação SPICE é a pedra angular do design de circuitos integrados, mas exige recursos computacionais imensos ao lidar com tecnologias de fabricação avançadas. Os novos modelos provaram ser capazes de prever com alta precisão a corrente de dreno (drain current) e as várias cargas dos transistores, permitindo a realização de processos de caracterização de bibliotecas de células padrão (standard cell library characterization) com muito mais rapidez.
Os resultados experimentais mostraram que os modelos baseados em redes neurais alcançaram o seguinte:
- Velocidade superior: Redução do tempo gasto na caracterização da biblioteca de células padrão em até 8 vezes em comparação com o modelo BSIM-CMG padrão da indústria.
- Alta precisão: Alcance de taxas de erro muito baixas, sendo menos de 0,11% na estimativa de atraso (delay) e 0,76% na estimativa de energia total em uma ampla gama de circuitos.
- Eficiência na convergência: Os modelos demonstraram uma melhor capacidade de convergência em ferramentas de automação de design eletrônico (EDA), um desafio técnico frequentemente enfrentado por modelos baseados em inteligência artificial em ambientes de design complexos.
Por que esta notícia é importante?
Estes resultados são um passo importante para a integração da inteligência artificial nos fluxos de trabalho de design de chips (fluxos EDA). Enquanto os modelos anteriores sofriam com dificuldades em testes rigorosos dentro de ferramentas de design profissionais, esta pesquisa provou que os modelos neurais podem ser uma alternativa prática e confiável aos modelos de transistores compactos tradicionais. Os pesquisadores também forneceram diretrizes sobre a relação entre o tamanho da rede neural e a precisão da simulação, oferecendo um roteiro para que os engenheiros alcancem o equilíbrio entre a velocidade e a precisão da simulação.
Este desenvolvimento abre caminho para a redução dos ciclos de design e dos custos computacionais no desenvolvimento de chips avançados, o que é vital à medida que a miniaturização dos transistores continua e a complexidade dos circuitos digitais e analógicos aumenta.