来自慕尼黑工业大学（TU Munich）的研究人员发表了一篇技术论文，展示了一种用于加速芯片设计中晶体管仿真过程的创新解决方案，具体针对基于纳米片（Nanosheet）架构的3纳米技术。该研究重点是用基于神经网络的晶体管模型（NN-based transistor models）取代基于Verilog-A语言的传统晶体管模型。
实际发生了什么变化？
SPICE仿真虽然是集成电路设计的基石，但在处理先进制造技术时需要巨大的计算资源。新模型已被证明能够高精度地预测漏极电流（drain current）以及晶体管的各种电荷，从而能够以快得多的速度进行标准单元库表征（standard cell library characterization）。
实验结果表明，基于神经网络的模型实现了以下成果：
- 极高速度：与行业标准的BSIM-CMG模型相比，标准单元库表征所耗费的时间最多减少了8倍。
- 高精度：实现了极低的误差率，在广泛的电路范围内，延迟（delay）估计误差低于0.11%，总功耗估计误差低于0.76%。
- 收敛效率：这些模型在电子设计自动化（EDA）工具中表现出更好的收敛性（convergence），这是基于人工智能的模型在复杂设计环境中经常面临的技术挑战。
这一进展为缩短芯片开发的设计周期和计算成本打开了大门，随着晶体管尺寸的持续缩小以及数字和模拟电路复杂性的增加，这一点至关重要。
为什么这条新闻很重要？
这些结果是向将人工智能整合到芯片设计工作流程（EDA flows）迈出的重要一步。尽管先前的模型在专业设计工具的严格测试中表现不佳，但这项研究证明了神经模型可以成为传统紧凑型晶体管模型的实用且可靠的替代品。研究人员还就神经网络规模与仿真精度之间的关系提供了指导，为工程师平衡仿真速度与精度提供了路线图。