A imec apresentou novos resultados de pesquisa para enfrentar dois obstáculos fundamentais dos transistores CFET, uma estrutura que empilha verticalmente transistores nMOS e pMOS com o objetivo de reduzir a altura das células lógicas padrão. Os resultados incluem um módulo de conexão pelo lado traseiro que melhorou o desempenho dos transistores pFET inferiores e uma nova integração do empilhamento de portas que permite múltiplos ajustes da tensão de limiar sem consumir uma quantidade significativa de espaço adicional.
A apresentação ocorreu na primeira parte de um material dividido em duas partes, publicado pelo site Semiconductor Engineering em 1º de setembro de 2026, preparado por Cassie Sheng, Hiroaki Arimura e Naoto Horiguchi. A primeira parte concentra-se nos módulos de integração específicos dos CFETs, enquanto a segunda aborda estudos de otimização de design e tecnologia conjunta (DTCO) e configurações de células padrão.
Por que o caminho aponta para os CFETs?
Os nós lógicos avançados atualmente utilizam transistores de porta ao redor do canal (GAA) construídos com nanofolhas, que substituíram gradualmente os FinFETs nos nós de 3 nanômetros e posteriores. Segundo o roteiro tecnológico no qual a imec se baseia, as nanofolhas GAA podem continuar avançando até a geração A10, com células padrão de 5,5 trilhas.
No entanto, as opções para a geração A7 tornam-se mais diversas devido às diferentes exigências das aplicações, incluindo cargas de trabalho de inteligência artificial. As nanofolhas GAA podem continuar avançando, pode ser utilizado um sistema CMOS 2.0 que divide o sistema no chip em camadas funcionais heterogêneas, ou a indústria pode migrar para CFETs. O empilhamento de transistores pMOS e nMOS um sobre o outro permite reduzir as células padrão para 3 trilhas, com a possibilidade de estender o caminho CMOS tradicional até o nó A3, segundo o material.
A imec e seus parceiros trabalham em dois caminhos para a fabricação de CFETs: a estrutura monolítica mCFET, na qual a estrutura vertical é processada em uma única sequência, e a estrutura sequencial sCFET, na qual os dispositivos superior e inferior são formados de maneira independente usando máscaras dedicadas. A sCFET simplifica algumas etapas, mas exige a repetição de etapas críticas e o giro da bolacha duas vezes, o que dificulta o alinhamento das conexões entre os dois lados. Por isso, a imec considera que a mCFET pode ser o caminho mais rápido para a adoção industrial, embora a precisão do alinhamento continue sendo um fator decisivo na sCFET.
Conexão traseira melhora o desempenho do pFET inferior
A conexão das regiões de fonte e dreno dos dispositivos inferiores pelo verso da bolacha oferece vantagens em comparação com a conexão pelo lado frontal, incluindo a redução da resistência de contato, a ampliação da janela de processamento do dispositivo superior e a redução da altura da célula e do congestionamento nas camadas de conexão frontais. No entanto, essa abordagem exige a ligação das bolachas, o afinamento do substrato pelo verso e um módulo de isolamento dielétrico traseiro (BDI).
Na abordagem tradicional, a BDI é formada pelo verso perto do final do fluxo de fabricação. Isso pode causar uma grande variação no tamanho da estrutura inferior de fonte/dreno de SiGe:B, porque seu crescimento é afetado pelo canal inferior de Si e pelo substrato abaixo dele. Essa estrutura também ocupa espaço, reduzindo a área disponível para o metal de conexão e aumentando a resistência de acesso, além de outros fatores que podem reduzir o rendimento das conexões traseiras.
Na conferência VLSI 2026, a imec apresentou uma abordagem que adiciona uma estrutura BDI frontal sob a fonte/dreno, mantendo posteriormente uma estrutura BDI traseira. O dielétrico frontal é formado precocemente pela adição de uma camada de SiGe rica em germânio ao empilhamento de Si/SiGe, que depois é substituída por um dielétrico durante a formação do isolamento dielétrico intermediário (MDI). Como resultado, a camada inferior de SiGe:B deixa de crescer dependendo do substrato, o que melhora a uniformidade de seu tamanho e sua resistência de contato.
Em um veículo de teste mCFET, o novo módulo aumentou em cinco vezes a corrente de acionamento dos dispositivos pFET inferiores em comparação com a abordagem tradicional e reduziu a resistência de acesso de 1753 para 378 Ω·µm. A taxa de sobrevivência dos dispositivos inferiores também aumentou de 45% para 85%. O material afirma que se acredita que o fluxo de processo também seja aplicável à sCFET, mas a demonstração prática mencionada foi realizada em mCFET.
Ajuste da tensão de limiar com menor orçamento térmico
Diferentes circuitos dentro do chip precisam de valores diferentes de tensão de limiar (Vt) para equilibrar desempenho e consumo de energia. Alterar a espessura e a composição dos metais de porta é uma abordagem direta, mas consome o espaço já limitado entre as nanofolhas. Por isso, são utilizadas técnicas de ajuste baseadas em dipolos, por meio da inserção de um material como o lantânio entre as camadas de SiO2 e HfO2, para alterar a tensão de limiar por meio da diferença na concentração do material.
A abordagem dipole-last normalmente exige um tratamento térmico elevado para fazer o material atravessar a camada de dielétrico de alta permissividade, o que não se harmoniza facilmente com os processos de metal de porta substituto de baixa temperatura dos CFETs. Já o dipole-first coloca o material diretamente sobre o SiO2 e evita o tratamento térmico elevado, mas pode causar danos à camada dielétrica durante a formação do padrão.
A imec propõe uma abordagem intermediária chamada dipole-middle. Nela, o material de conversão é depositado sobre uma primeira camada fina de HfO2 e depois fixado por um tratamento térmico moderado, suficiente para a difusão através da camada fina. Essa camada protege o SiO2 durante a formação do padrão, antes que o material não reagido seja removido, que uma segunda camada de HfO2 seja depositada e que um tratamento posterior seja realizado. A abordagem mantém o orçamento térmico total abaixo do dipole-last, especialmente quando múltiplos materiais de conversão são integrados.
A abordagem foi demonstrada em um veículo de teste baseado em CFET, mas a avaliação elétrica limitou-se à disponibilização elétrica dos dispositivos nFET superiores. Os dados mostraram uma redução pequena e consistente em Vt, de aproximadamente 30 milivolts, em comparação com uma referência na qual a camada de La-oxide havia sido removida antes da etapa de fixação.
O que os resultados realmente comprovam?
Os resultados mostram que o desenvolvimento de CFETs não depende apenas do formato do transistor, mas de uma sequência de módulos precisos que inclui conexões traseiras, isolamento e empilhamento de portas, além de estudos de DTCO que relacionam esses módulos ao desempenho das células e dos circuitos. A melhoria no pFET inferior oferece indicadores diretos de redução da resistência e aumento do rendimento, enquanto o dipole-middle propõe uma forma de ajustar Vt com melhor compatibilidade térmica.
No entanto, os resultados continuam no âmbito de veículos de teste, e a demonstração do ajuste de Vt não avaliou eletricamente todos os dispositivos da estrutura. Além disso, a sCFET ainda enfrenta desafios relacionados ao giro da bolacha e ao alinhamento, enquanto a parte seguinte do trabalho é que investigará a escalabilidade para células padrão e memória SRAM. Os resultados foram executados na linha experimental europeia NanoIC, que tem como objetivo sistemas em chips além de 2 nanômetros, o que os torna uma etapa no caminho do desenvolvimento, e não um anúncio de prontidão para produção comercial.