imecは、標準ロジックセルの高さを縮小することを目的にnMOSとpMOSトランジスタを垂直方向に積層する構造であるCFETトランジスタが抱える2つの主要な障壁に対処する、新たな研究成果を発表した。成果には、下部pFETトランジスタの性能を向上させるバックサイド接続モジュールと、大幅な追加スペースを消費せずに複数のしきい値電圧を調整できる新たなゲートスタックの統合が含まれる。
この発表は、Semiconductor Engineeringが2026年9月1日に公開した全2回の記事の前編で、Cassie Sheng、Hiroaki Arimura、Naoto Horiguchiが執筆に参加した。前編ではCFETの統合モジュールに焦点を当て、後編では設計・技術協調最適化（DTCO）の研究と標準セル構成を扱う。
なぜCFETへ向かうのか？
現在の先端ロジックノードでは、ナノシートを基盤とするゲート・オール・アラウンド（GAA）トランジスタが使用されており、3nmノード以降ではFinFETに徐々に取って代わっている。imecが基盤とするロードマップによれば、ナノシートGAAはA10世代までスケーリングを継続でき、標準セルの高さは5.5トラックとなる。
しかし、AI負荷などアプリケーション要件の違いにより、A7世代の選択肢はさらに多様になる。GAAナノシートのスケーリングを継続することも、システム・オン・チップを異種の機能層に分割するCMOS 2.0を採用することも、業界がCFETへ移行することも考えられる。pMOSとnMOSのトランジスタを上下に積層することで、標準セルを3トラックまで縮小でき、記事によれば従来型CMOSのスケーリングをA3ノードまで延長できる可能性がある。
imecとそのパートナーは、CFET製造に向けて2つの方式に取り組んでいる。モノリシックmCFETは垂直構造を1つのシーケンスで処理する方式であり、シーケンシャルsCFETは専用マスクを用いて上下のデバイスを独立して形成する方式である。sCFETは一部の工程を簡略化できる一方、重要工程を繰り返し、ウェハを2回反転する必要があるため、両面間の配線位置合わせが難しくなる。そのためimecは、mCFETが産業導入へのより速い経路になる可能性があると考えているが、sCFETでは依然として位置合わせ精度が重要な要因となる。
バックサイド接続が下部pFETの性能を改善
下部デバイスのソース・ドレイン領域をウェハ裏面から接続することで、フロントサイド接続に比べて、接触抵抗の低減、上部デバイスの処理ウィンドウの拡大、セル高の低減、フロントサイド配線層の混雑緩和といった利点が得られる。ただし、この方式にはウェハ接合、裏面からの基板薄化、バックサイド誘電体絶縁（BDI）モジュールが必要となる。
従来方式では、BDIは製造フローの終盤近くに裏面から形成される。その結果、下部SiGe:Bソース・ドレイン構造のサイズに大きなばらつきが生じる可能性がある。これは、その成長が下部Siチャネルと、その下にある基板の影響を受けるためである。また、この構造はスペースを占有して接続金属に利用できる領域を減らし、アクセス抵抗を増加させるほか、バックサイド接続の歩留まりを低下させる可能性のある追加要因も存在する。
VLSI 2026でimecは、ソース・ドレインの下にフロントサイドBDI構造を追加し、後工程でバックサイドBDI構造を形成する方式を発表した。フロントサイド誘電体は、Si/SiGeスタックにゲルマニウムを多く含むSiGe層を追加することで早期に形成され、その後、ミドル誘電体絶縁（MDI）の形成中に誘電体へ置換される。その結果、下部SiGe:B層は基板に依存して成長しなくなり、サイズの均一性と接触抵抗が改善される。
mCFETテストビークルでは、この新しいモジュールにより、従来方式と比較して下部pFETデバイスの駆動電流が5倍に向上し、アクセス抵抗が1753 Ω·µmから378 Ω·µmに低減した。また、下部デバイスの生存率は45%から85%に向上した。記事によれば、このプロセスフローはsCFETにも適用可能と考えられているが、実際に示されたデモンストレーションはmCFETで実施された。
より低い熱予算でしきい値電圧を調整
チップ内の異なる回路は、性能と消費電力のバランスを取るために、異なるしきい値電圧（Vt）を必要とする。ゲート金属の厚さと組成を変更することは直接的な手法だが、ナノシート間の限られたスペースを消費する。そのため、二極子に基づく調整技術が用いられる。これは、SiO2層とHfO2層の間にランタンなどの材料を導入し、材料濃度の違いによってしきい値電圧を変化させる方法である。
dipole-last方式では通常、高誘電率絶縁膜層を材料が拡散するように高温の熱処理が必要となるため、CFETにおける低温の代替金属ゲート工程とは容易には両立しない。一方、dipole-first方式は材料をSiO2の直上に配置して高温処理を回避するが、パターニング時に絶縁層へ損傷を与える可能性がある。
imecは、dipole-middleと呼ばれる中間的な方式を提案している。この方式では、変換材料を第1の薄いHfO2層の上に堆積し、その後、薄層を通じた拡散に十分な中程度の熱処理によって固定する。この層はパターニング中にSiO2を保護し、その後、未反応材料を除去して第2のHfO2層を堆積し、後処理を行う。この方式では、特に複数の変換材料を統合する場合、dipole-lastよりも全体の熱予算を低く抑えられる。
この方式はCFETベースのテストビークルで実証されたが、電気的評価は上部nFETデバイスの電気的アクセスに限定された。データでは、La-oxide層を固定工程前に除去したリファレンスと比較して、約30mVの小幅かつ一貫したVt低下が示された。
この結果が実際に証明すること
今回の結果は、CFETの開発がトランジスタ形状そのものだけに依存するのではなく、バックサイド接続、絶縁、ゲートスタックを含む一連の精密なモジュールと、これらのモジュールをセルおよび回路の性能に結び付けるDTCO研究に依存することを示している。下部pFETの改善は、抵抗低減と歩留まり向上に関する直接的な指標を示す一方、dipole-middleは、より良好な熱的互換性でVtを調整する方法を提示している。
しかし、結果は依然としてテストビークルの範囲にあり、Vt調整のデモンストレーションでも、構造内のすべてのデバイスが電気的に評価されたわけではない。また、sCFETはウェハ反転と位置合わせの課題に直面しており、研究の次の段階では標準セルとSRAMのスケーラビリティが検討される。これらの成果は、2nmを超えるシステム・オン・チップを対象とする欧州のNanoIC試験ラインで実施されたものであり、商用生産への準備完了を発表するものではなく、開発過程における一歩である。