imec는 표준 논리 셀의 높이를 줄이기 위해 nMOS와 pMOS 트랜지스터를 수직으로 적층하는 구조인 CFET 트랜지스터가 직면한 두 가지 주요 장애물을 해결하기 위한 새로운 연구 결과를 발표했다. 여기에는 하부 pFET 트랜지스터의 성능을 개선한 후면 연결 모듈과, 큰 추가 면적을 차지하지 않고 다중 문턱전압 조정을 가능하게 하는 새로운 게이트 스택 통합 방식이 포함된다.
이번 발표는 Semiconductor Engineering이 2026년 9월 1일 게시한 2부 구성 기사의 첫 번째 부분에서 다뤄졌으며, Cassie Sheng, Hiroaki Arimura, Naoto Horiguchi가 작성에 참여했다. 첫 번째 부분은 CFET 통합 모듈에 초점을 맞추고, 두 번째 부분은 설계-기술 공동 최적화(DTCO) 연구와 표준 셀 구성에 대해 다룬다.
왜 CFET로 향하는가?
현재 첨단 논리 노드는 나노시트 기반 게이트-올-어라운드(GAA) 트랜지스터를 사용하며, 3나노미터 및 그 이후 노드에서 FinFET를 점차 대체하고 있다. imec가 기반으로 삼는 로드맵에 따르면, 나노시트 GAA는 5.5트랙 높이의 표준 셀과 함께 A10 세대까지 계속 확장될 수 있다.
그러나 A7 세대의 선택지는 인공지능 부하를 비롯한 애플리케이션 요구사항의 차이로 인해 더욱 다양해진다. GAA 나노시트가 계속 확장될 수도 있고, 시스템 온 칩을 서로 다른 기능 계층으로 나누는 CMOS 2.0 아키텍처가 사용될 수도 있으며, 업계가 CFET로 전환할 수도 있다. pMOS와 nMOS 트랜지스터를 서로 위에 적층하면 표준 셀을 3트랙으로 줄일 수 있으며, 기사에 따르면 기존 CMOS 경로를 A3 노드까지 확장할 가능성도 있다.
imec와 파트너들은 CFET 제조를 위해 두 가지 경로를 연구하고 있다. 하나는 단일 순서에서 수직 구조를 처리하는 단일형 mCFET 구조이고, 다른 하나는 전용 마스크를 사용해 상부 및 하부 소자를 독립적으로 형성하는 순차형 sCFET 구조다. sCFET는 일부 공정을 단순화하지만, 중요한 공정을 반복하고 웨이퍼를 두 번 뒤집어야 하므로 양측 연결부의 정렬이 어려워진다. 따라서 imec는 mCFET가 산업 도입으로 가는 더 빠른 경로일 수 있다고 보고 있으며, sCFET에서는 정렬 정확도가 여전히 핵심 요인으로 남아 있다.
하부 pFET 성능을 개선하는 후면 연결
하부 소자의 소스 및 드레인 영역을 웨이퍼 후면에서 연결하면 전면 연결에 비해 여러 장점이 있다. 여기에는 연결 저항 감소, 상부 소자의 공정 창 확대, 셀 높이 감소, 전면 연결층의 혼잡 완화가 포함된다. 그러나 이 방식은 웨이퍼 본딩, 후면 기판 박막화, 후면 절연 격리 구조(BDI) 모듈을 필요로 한다.
기존 접근법에서는 제조 플로의 마지막 단계에 가까운 시점에 후면에서 BDI를 형성한다. 이 경우 하부 SiGe:B 소스/드레인 구조의 크기에 큰 변동이 발생할 수 있는데, 그 성장이 하부 Si 채널과 그 아래 기판의 영향을 받기 때문이다. 또한 이 구조는 공간을 차지해 연결 금속에 사용할 수 있는 면적을 줄이고 접근 저항을 높이며, 추가 요인으로 인해 후면 연결 수율이 낮아질 수 있다.
VLSI 2026에서 imec는 소스/드레인 아래에 전면 BDI 구조를 추가하고 이후 후면 BDI 구조를 유지하는 접근법을 발표했다. 전면 절연층은 Si/SiGe 스택에 게르마늄 함량이 높은 SiGe 층을 추가해 이른 단계에 형성한 뒤, 중간 절연 격리(MDI)를 형성하는 동안 이 층을 절연체로 교체한다. 그 결과 하부 SiGe:B 층은 더 이상 기판에 의존해 성장하지 않으므로 크기 균일성과 연결 저항이 개선된다.
mCFET 테스트 차량에서 새로운 모듈은 기존 방식과 비교해 하부 pFET 소자의 구동 전류를 5배 높였고, 접근 저항을 1753Ω·µm에서 378Ω·µm로 낮췄다. 또한 하부 소자의 생존율은 45%에서 85%로 상승했다. 기사에 따르면 이 공정 플로는 sCFET에도 적용할 수 있을 것으로 보이지만, 제시된 실제 시연은 mCFET에서 수행됐다.
더 낮은 열 예산으로 문턱전압 조정
칩 내부의 서로 다른 회로는 성능과 전력 소비 사이의 균형을 위해 서로 다른 문턱전압(Vt) 값이 필요하다. 게이트 금속의 두께와 조성을 변경하는 방식은 직접적인 접근법이지만, 이미 제한적인 나노시트 사이의 공간을 사용한다. 따라서 SiO2와 HfO2 층 사이에 란타넘과 같은 물질을 삽입해 물질 농도의 차이로 문턱전압을 변화시키는 쌍극자 기반 조정 기술이 사용된다.
dipole-last 방식은 일반적으로 고유전율 절연층을 통해 물질을 확산시키기 위해 높은 열처리가 필요하며, 이는 CFET의 저온 대체 금속 게이트 공정과 쉽게 양립하지 않는다. dipole-first 방식은 물질을 SiO2 바로 위에 배치해 높은 열처리를 피하지만, 패터닝 과정에서 절연층에 손상을 일으킬 수 있다.
imec는 dipole-middle이라는 중간 접근법을 제안한다. 이 방식에서는 변환 물질을 첫 번째 얇은 HfO2 층 위에 증착한 다음, 얇은 층을 통해 확산하기에 충분한 수준의 완화된 열처리로 고정한다. 이 층은 패터닝 과정에서 SiO2를 보호하며, 이후 반응하지 않은 물질을 제거하고 두 번째 HfO2 층을 증착한 뒤 후속 처리를 진행한다. 여러 변환 물질을 통합할 때 특히 이 방식은 dipole-last보다 전체 열 예산을 낮게 유지한다.
이 방식은 CFET 기반 테스트 차량에서 입증됐지만, 전기적 평가는 상부 nFET 소자의 전기적 접근성에 한정됐다. 데이터에서는 고정 단계 전에 La-oxide 층을 제거한 기준 구조와 비교해 약 30밀리볼트의 작고 일관된 Vt 감소가 나타났다.
이 결과가 실제로 입증하는 것은 무엇인가?
이번 결과는 CFET 개발이 트랜지스터의 형태 자체에만 의존하는 것이 아니라, 후면 연결과 절연, 게이트 스택을 포함하는 일련의 정밀 모듈과 이러한 모듈을 셀 및 회로 성능에 연결하는 DTCO 연구에 달려 있음을 보여준다. 하부 pFET의 개선은 저항 감소와 수율 향상에 대한 직접적인 지표를 제공하며, dipole-middle은 더 나은 열적 호환성으로 Vt를 조정하는 방법을 제시한다.
그러나 결과는 여전히 테스트 차량 수준에 있으며, Vt 조정 시연에서도 구조 내 모든 소자에 대한 전기적 평가가 이뤄지지는 않았다. 또한 sCFET는 여전히 웨이퍼 뒤집기와 정렬 문제에 직면해 있다. 다음 연구 단계에서는 표준 셀과 SRAM의 확장 가능성을 검토하게 된다. 이번 결과는 2나노미터를 넘어서는 시스템 온 칩을 목표로 하는 유럽 NanoIC 파일럿 라인에서 수행됐으며, 따라서 상업 생산 준비를 선언한 것이 아니라 개발 과정의 한 단계에 해당한다.