imec, mantık standart hücrelerinin yüksekliğini azaltmayı amaçlayan ve nMOS ile pMOS transistörlerini dikey olarak üst üste yerleştiren CFET transistörlerinin önündeki iki temel engeli ele almak için yeni araştırma sonuçları sundu. Sonuçlar arasında alt pFET transistörlerinin performansını iyileştiren bir arka taraf bağlantı modülü ve büyük miktarda ek alan tüketmeden çoklu eşik gerilimi ayarı sağlayan yeni bir kapı yığını entegrasyonu yer alıyor.
Sunum, Semiconductor Engineering sitesinin 1 Eylül 2026'da yayımladığı iki bölümlük bir içeriğin ilk bölümünde yer aldı; içeriğin hazırlanmasına Cassie Sheng, Hiroaki Arimura ve Naoto Horiguchi katkıda bulundu. İlk bölüm CFET'e özgü entegrasyon modüllerine odaklanırken, ikinci bölüm tasarım-teknoloji ortak optimizasyonu (DTCO) çalışmalarını ve standart hücre yapılandırmalarını ele alıyor.
Yol neden CFET'e yöneliyor?
Gelişmiş mantık düğümleri, 3 nanometre ve sonrasındaki düğümlerde FinFET'in yerini kademeli olarak alan nano levhalar üzerine kurulu kanal çevresinde kapı (GAA) transistörlerini günümüzde kullanıyor. imec'in dayandığı yol haritasına göre, nano levha GAA teknolojisi 5,5 iz yüksekliğine sahip standart hücrelerle A10 nesline kadar ölçeklenmeye devam edebilir.
Ancak yapay zekâ yükleri de dâhil olmak üzere uygulamaların farklı gereksinimleri nedeniyle A7 nesli için seçenekler çeşitleniyor. GAA nano levhaları ölçeklenmeye devam edebilir, çip üzerindeki sistemi heterojen işlevsel katmanlara bölen CMOS 2.0 kullanılabilir veya sektör CFET'e geçebilir. pMOS ve nMOS transistörlerinin üst üste istiflenmesi, standart hücrelerin 3 ize düşürülmesini sağlarken geleneksel CMOS yolunun A3 düğümüne kadar uzatılmasına olanak tanıyabilir.
imec ve ortakları CFET üretimi için iki yol üzerinde çalışıyor: dikey yapının tek bir süreç dizisinde işlendiği monolitik mCFET ve üst ile alt cihazların özel maskeler kullanılarak bağımsız biçimde oluşturulduğu ardışık sCFET. sCFET bazı adımları basitleştirir, ancak kritik adımların tekrarlanmasını ve levhanın iki kez ters çevrilmesini gerektirir; bu da iki taraftaki bağlantıların hizalanmasını zorlaştırır. Bu nedenle imec, mCFET'in endüstriyel benimseme için daha hızlı yol olabileceğini, sCFET'te ise hizalama hassasiyetinin kritik bir faktör olmaya devam ettiğini düşünüyor.
Arka taraf bağlantısı alt pFET'in performansını iyileştiriyor
Alt cihazların kaynak ve dren bölgelerinin levhanın arka tarafından bağlanması, ön taraftan bağlantıya kıyasla çeşitli avantajlar sağlar. Bunlar arasında bağlantı direncinin azaltılması, üst cihazın işlem penceresinin genişletilmesi, hücre yüksekliğinin düşürülmesi ve ön bağlantı katmanlarındaki yoğunluğun azaltılması bulunur. Ancak bu yaklaşım, levhaların birbirine bağlanmasını, altlığın arka taraftan inceltilmesini ve bir arka taraf yalıtkan izolasyon modülünü (BDI) gerektirir.
Geleneksel yaklaşımda BDI, üretim akışının sonlarına doğru arka taraftan oluşturulur. Bu durum, alt SiGe:B kaynak/dren yapısının boyutunda büyük farklılıklara yol açabilir; çünkü bu yapının büyümesi, alt Si kanalından ve altındaki altlıktan etkilenir. Bu yapı ayrıca bağlantı metali için kullanılabilir alanı azaltır ve erişim direncini artırır; ek faktörler de arka taraf bağlantılarının verimini düşürebilir.
VLSI 2026 konferansında imec, kaynak/drenin altına ön taraftan bir BDI yapısı ekleyen ve daha sonra bir arka taraf BDI yapısını koruyan bir yaklaşım sundu. Ön yalıtkan, Si/SiGe yığınına germanyum açısından zengin bir SiGe katmanı eklenerek erken aşamada oluşturuluyor ve orta dielektrik izolasyon (MDI) oluşturulurken bu katman bir yalıtkanla değiştiriliyor. Bunun sonucunda alt SiGe:B katmanı artık altlığa bağlı olarak büyümüyor; bu da boyutunun ve bağlantı direncinin daha düzenli olmasını sağlıyor.
Bir mCFET test aracı üzerinde yeni modül, alt pFET cihazlarının sürüş akımını geleneksel yaklaşıma kıyasla beş kat artırdı ve erişim direncini 1753'ten 378 Ω·µm'ye düşürdü. Alt cihazların hayatta kalma oranı da %45'ten %85'e yükseldi. İçeriğe göre süreç akışının sCFET'e de uygulanabilir olduğuna inanılıyor, ancak belirtilen pratik gösterim mCFET üzerinde gerçekleştirildi.
Daha düşük termal bütçeyle eşik gerilimi ayarı
Çip içindeki farklı devreler, performans ile güç tüketimi arasında denge kurmak için farklı eşik gerilimi (Vt) değerlerine ihtiyaç duyar. Kapı metallerinin kalınlığını ve bileşimini değiştirmek doğrudan bir yaklaşımdır, ancak nano levhalar arasındaki zaten sınırlı olan alanı tüketir. Bu nedenle, SiO2 ile HfO2 katmanları arasına lantanyum gibi bir malzeme yerleştirerek dipollere dayalı ayar teknikleri kullanılır; malzemenin konsantrasyonundaki farklılık, eşik gerilimini değiştirir.
Dipol-sonrası yaklaşım, malzemeyi yüksek dielektrik sabitli yalıtkan katman boyunca ilerletmek için genellikle yüksek sıcaklıkta ısıl işlem gerektirir. Bu durum, CFET'teki düşük sıcaklıklı alternatif metal kapı süreçleriyle kolayca uyum sağlamaz. Dipol-öncesi yaklaşım ise malzemeyi doğrudan SiO2 üzerine yerleştirerek yüksek sıcaklıklı ısıl işlemden kaçınır, ancak desen oluşturma sırasında yalıtkan katmana zarar verebilir.
imec, dipol-orta adı verilen bir ara yaklaşım öneriyor. Bu yöntemde dönüştürme malzemesi, HfO2'nin ilk ince katmanının üzerine biriktiriliyor ve ardından ince katman boyunca yayılmaya yetecek ölçülü bir ısıl işlemle sabitleniyor. Bu katman, desen oluşturma sırasında SiO2'yi koruyor; daha sonra reaksiyona girmemiş malzeme kaldırılıyor, ikinci bir HfO2 katmanı biriktiriliyor ve sonraki bir işlem uygulanıyor. Yaklaşım, özellikle birden fazla dönüştürme malzemesi entegre edildiğinde toplam termal bütçeyi dipol-sonrası yönteme kıyasla daha düşük tutuyor.
Yaklaşım CFET tabanlı bir test aracı üzerinde gösterildi, ancak elektriksel değerlendirme yalnızca üst nFET cihazlarının elektriksel olarak erişilebilir olmasıyla sınırlı kaldı. Veriler, sabitleme adımından önce La-oksit katmanının kaldırıldığı bir referansa kıyasla yaklaşık 30 milivolt düzeyinde küçük ve tutarlı bir Vt düşüşü gösterdi.
Sonuçlar gerçekte neyi kanıtlıyor?
Sonuçlar, CFET geliştirmenin yalnızca transistörün biçimine değil; arka taraf bağlantıları, izolasyon ve kapı yığını gibi bir dizi hassas modüle ve bu modülleri hücre ve devre performansıyla ilişkilendiren DTCO çalışmalarına da bağlı olduğunu gösteriyor. Alt pFET'teki iyileşme, direncin azaltılması ve verimin artırılması konusunda doğrudan göstergeler sunarken dipol-orta yaklaşımı, daha iyi termal uyumlulukla Vt ayarlama yöntemi ortaya koyuyor.
Bununla birlikte sonuçlar hâlâ test araçları kapsamında bulunuyor ve Vt ayarı gösteriminde yapının tüm cihazları elektriksel olarak değerlendirilmedi. Ayrıca sCFET levhanın ters çevrilmesi ve hizalama bakımından zorluklarla karşılaşmaya devam ediyor; çalışmanın bir sonraki bölümü ise standart hücreler ve SRAM için ölçeklenebilirliği inceleyecek. Sonuçlar, 2 nanometrenin ötesindeki çip üzeri sistemleri hedefleyen Avrupa NanoIC deneysel hattı kapsamında elde edildi; bu nedenle bunlar geliştirme sürecinde bir adım niteliğinde, ticari üretime hazır olunduğuna ilişkin bir duyuru değil.