imec представила новые результаты исследований, направленных на решение двух основных препятствий для транзисторов CFET — структуры, в которой транзисторы nMOS и pMOS располагаются вертикально друг над другом с целью уменьшения высоты стандартных логических ячеек. Результаты включают модуль подключения с обратной стороны, повысивший характеристики нижних транзисторов pFET, а также новую интеграцию стека затвора, позволяющую выполнять многозначную настройку порогового напряжения без значительного дополнительного расхода площади.
Презентация состоялась в первой части материала из двух частей, опубликованного сайтом Semiconductor Engineering 1 сентября 2026 года. В подготовке материала участвовали Cassie Sheng, Hiroaki Arimura и Naoto Horiguchi. Первая часть посвящена модулям интеграции CFET, а вторая рассматривает исследования совместной оптимизации проектирования и технологии (DTCO), а также конфигурации стандартных ячеек.
Почему отрасль движется к CFET?
В современных передовых логических узлах используются транзисторы с окружающим канал затвором (GAA), построенные на нанолистах, которые постепенно заменили FinFET на узлах 3 нм и более новых. Согласно дорожной карте, на которую опирается imec, нанолисты GAA могут продолжать масштабирование вплоть до поколения A10 со стандартными ячейками высотой 5,5 дорожки.
Однако варианты поколения A7 становятся более разнообразными из-за различий в требованиях приложений, включая нагрузки искусственного интеллекта. Нанолисты GAA могут продолжить масштабирование, может использоваться система CMOS 2.0, разделяющая систему на кристалле на неоднородные функциональные слои, либо промышленность может перейти к CFET. Вертикальная укладка транзисторов pMOS и nMOS друг над другом позволяет уменьшить стандартные ячейки до 3 дорожек, а также, согласно материалу, продлить традиционный CMOS-подход до узла A3.
imec и её партнёры работают над двумя направлениями изготовления CFET: монолитной структурой mCFET, в которой вертикальная структура обрабатывается в рамках единой последовательности, и последовательной структурой sCFET, в которой верхнее и нижнее устройства формируются независимо с использованием специальных масок. sCFET упрощает некоторые этапы, но требует повторения критических операций и двукратного переворачивания пластины, что усложняет совмещение соединений между двумя сторонами. Поэтому imec считает, что mCFET может стать более быстрым путём к промышленному внедрению, хотя точность совмещения остаётся критическим фактором для sCFET.
Задний контакт повышает характеристики нижнего pFET
Подключение областей истока и стока нижних устройств с обратной стороны пластины даёт преимущества по сравнению с подключением с лицевой стороны, включая снижение контактного сопротивления, расширение технологического окна верхнего устройства, уменьшение высоты ячейки и снижение плотности соединений в передних слоях металлизации. Однако такой подход требует соединения пластин, утончения подложки с обратной стороны и формирования заднего диэлектрического изолирующего модуля (BDI).
В традиционном подходе BDI формируется с обратной стороны ближе к концу технологического процесса. Это может приводить к значительному разбросу размеров нижней структуры истока/стока из SiGe:B, поскольку её рост зависит от нижнего Si-канала и расположенной под ним подложки. Кроме того, эта структура занимает площадь, уменьшая пространство, доступное для контактного металла, и повышая сопротивление доступа; дополнительные факторы также могут снижать выход годных изделий для задних соединений.
На конференции VLSI 2026 imec представила подход, в котором перед истоком/стоком добавляется передняя BDI-структура, а задняя BDI-структура формируется позднее. Передний диэлектрик создаётся на раннем этапе путём добавления богатого германием слоя SiGe в стек Si/SiGe с последующей заменой этого слоя диэлектриком во время формирования среднего диэлектрического изолятора (MDI). В результате нижний слой SiGe:B больше не растёт с опорой на подложку, что улучшает однородность его размеров и контактное сопротивление.
На тестовой структуре mCFET новый модуль увеличил ток возбуждения нижних устройств pFET в пять раз по сравнению с традиционным подходом и снизил сопротивление доступа с 1753 до 378 Ω·µm. Доля работоспособных нижних устройств также выросла с 45% до 85%. В материале говорится, что технологический процесс, вероятно, применим и к sCFET, однако приведённая практическая демонстрация проводилась на mCFET.
Настройка порогового напряжения при меньшем тепловом бюджете
Разным схемам внутри кристалла требуются разные значения порогового напряжения (Vt) для баланса между производительностью и энергопотреблением. Изменение толщины и состава металлов затвора является прямым подходом, однако оно расходует и без того ограниченное пространство между нанолистами. Поэтому применяются методы настройки на основе диполей: материал, такой как лантан, вводится между слоями SiO2 и HfO2, чтобы изменять пороговое напряжение за счёт различий в концентрации материала.
Подход dipole-last обычно требует высокотемпературной обработки для продвижения материала через слой диэлектрика с высокой диэлектрической проницаемостью, что плохо согласуется с низкотемпературными процессами формирования металлического затвора в CFET. В dipole-first материал размещается непосредственно над SiO2, что позволяет избежать высокотемпературной обработки, однако при формировании рисунка он может повредить диэлектрический слой.
imec предлагает промежуточный подход, получивший название dipole-middle. В нём материал, формирующий диполь, осаждается над первым тонким слоем HfO2, а затем фиксируется умеренной термической обработкой, достаточной для диффузии через тонкий слой. Этот слой защищает SiO2 во время формирования рисунка; после этого непрореагировавший материал удаляется, наносится второй слой HfO2 и выполняется последующая обработка. Такой подход сохраняет общий тепловой бюджет ниже, чем у dipole-last, особенно при интеграции нескольких материалов, формирующих диполь.
Подход был продемонстрирован на тестовой структуре на основе CFET, однако электрическая оценка ограничивалась электрическим обеспечением верхних устройств nFET. Данные показали небольшое и стабильное снижение Vt примерно на 30 мВ по сравнению с эталонным вариантом, в котором слой La-oxide был удалён перед этапом фиксации.
Что фактически доказывают эти результаты?
Результаты показывают, что разработка CFET зависит не только от формы транзистора, но и от последовательности точных технологических модулей, включающих задние соединения, изоляцию и стек затвора, а также исследования DTCO, связывающие эти модули с характеристиками ячеек и схем. Улучшение нижнего pFET даёт прямые признаки снижения сопротивления и повышения выхода годных изделий, тогда как dipole-middle предлагает способ настройки Vt с лучшей тепловой совместимостью.
Тем не менее результаты по-прежнему получены на тестовых структурах, а демонстрация настройки Vt не включала электрическую оценку всех устройств в структуре. Кроме того, sCFET всё ещё сталкивается с проблемами переворачивания пластины и совмещения, тогда как следующий этап работы будет посвящён масштабированию стандартных ячеек и памяти SRAM. Результаты были получены в рамках европейской экспериментальной линии NanoIC, ориентированной на системы на кристалле с топологическими размерами менее 2 нм, что делает их шагом в процессе разработки, а не объявлением о готовности к коммерческому производству.