imec公布了针对CFET晶体管两项主要障碍的最新研究成果。CFET是一种将nMOS和pMOS晶体管垂直堆叠、旨在降低标准逻辑单元高度的结构。这些成果包括一种改善底部pFET晶体管性能的背面互连模块，以及一种新的栅极堆叠集成方案，可在无需大幅增加额外面积的情况下实现多种阈值电压调节。
相关内容发表于Semiconductor Engineering网站于2026年9月1日发布的两部分文章的第一部分，由Cassie Sheng、Hiroaki Arimura和Naoto Horiguchi共同参与撰写。第一部分聚焦于CFET专用的集成模块，第二部分则讨论设计与技术协同优化（DTCO）研究以及标准单元配置。
为什么发展方向转向CFET？
当前先进逻辑节点采用基于纳米片的环栅（GAA）晶体管，并且自3纳米节点及以后逐步取代FinFET。根据imec所依据的路线图，纳米片GAA可以继续扩展至A10世代，同时采用高度为5.5轨的标准单元。
但由于应用需求存在差异，包括人工智能负载，A7世代的选项变得更加多样化。纳米片GAA可能继续扩展，也可能采用CMOS 2.0架构，将片上系统划分为非均质功能层，或者转向CFET。根据该文章，将pMOS和nMOS晶体管上下堆叠，可将标准单元缩减至3轨，并有望将传统CMOS路径延伸至A3节点。
imec及其合作伙伴正在研究两种CFET制造路径：单片式mCFET，在单一流程中处理垂直结构；以及顺序式sCFET，使用专用掩模分别形成顶部和底部器件。sCFET可简化部分步骤，但需要重复关键工艺步骤并翻转晶圆两次，从而增加两侧互连对准的难度。因此，imec认为mCFET可能是更快实现工业采用的路径，而对准精度仍是sCFET中的关键因素。
背面互连改善底部pFET性能
从晶圆背面连接底部器件的源极和漏极区域，相较于从正面进行连接具有多项优势，包括降低接触电阻、扩大顶部器件的工艺窗口、降低单元高度，以及减少正面互连层中的拥挤。不过，这种方法需要晶圆键合、背面衬底减薄，以及背面介电隔离模块（BDI）。
在传统方案中，BDI在制造流程接近结束时从背面形成。这可能导致SiGe:B底部源极/漏极结构的尺寸出现较大差异，因为其生长会受到下方Si沟道和衬底的影响。此外，该结构会占用空间，减少互连金属的可用空间并增加访问电阻，还有其他因素可能降低背面互连的成品率。
在VLSI 2026会议上，imec展示了一种方案：在源极/漏极下方增加前侧BDI，同时保留后续形成的背面BDI。前侧介电层通过向Si/SiGe堆叠中加入富锗SiGe层而较早形成，随后在形成中间介电隔离（MDI）时将其替换为介电层。因此，底部SiGe:B层不再依赖衬底生长，从而改善了其尺寸均匀性和接触电阻。
在mCFET测试载具上，与传统方案相比，该新模块使底部pFET器件的驱动电流提高了五倍，并将访问电阻从1753 Ω·µm降至378 Ω·µm。同时，底部器件的存活率从45%提高到85%。文章称，该工艺流程预计也适用于sCFET，但所述实际演示是在mCFET上进行的。
以更低热预算调节阈值电压
芯片内不同电路需要不同的阈值电压（Vt）值，以在性能和功耗之间取得平衡。改变栅极金属的厚度和组成是一种直接方法，但会占用纳米片之间本已有限的空间。因此，业界采用基于偶极子的调节技术，通过在SiO2与HfO2两层之间引入镧等材料，并借助材料浓度差异改变阈值电压。
dipole-last方案通常需要较高温度的热处理，以推动材料穿过高介电常数介电层，这与CFET中的低温替代金属栅工艺难以兼容。而dipole-first则将材料直接置于SiO2上方，避免高温热处理，但在图形形成过程中可能损伤介电层。
imec提出了一种称为dipole-middle的中间方案。在该方案中，转换材料沉积在第一层薄HfO2上方，随后通过适度热处理使其扩散穿过该薄层并完成固定。该薄层可在图形形成过程中保护SiO2，之后去除未反应材料，再沉积第二层HfO2并进行后续处理。与dipole-last相比，尤其是在集成多种转换材料时，该方案可保持更低的总热预算。
该方案已在基于CFET的测试载具上得到验证，但电气评估仅限于使顶部nFET器件具备电学可用性。数据显示，与在固定步骤前去除La-oxide层的参考样品相比，Vt出现幅度较小且一致的降低，约为30毫伏。
这些结果实际上证明了什么？
这些结果表明，CFET开发不仅取决于晶体管本身的形状，还取决于一系列精细模块，包括背面互连、隔离和栅极堆叠，以及将这些模块与单元和电路性能联系起来的DTCO研究。底部pFET性能的改善直接表明电阻降低和成品率提高，而dipole-middle则提出了一种热兼容性更好的Vt调节方法。
不过，这些结果仍处于测试载具阶段，而且Vt调节演示并未对该结构中的所有器件进行电气评估。此外，sCFET仍面临晶圆翻转和对准方面的挑战，而后续工作将研究标准单元和SRAM的可扩展性。这些结果是在欧洲NanoIC试验线上完成的，该试验线面向超过2纳米的片上系统，因此它们是开发路径中的一步，并不意味着已经具备商业生产准备条件。