imec a présenté de nouveaux résultats de recherche visant à surmonter deux obstacles majeurs aux transistors CFET, une architecture empilant verticalement des transistors nMOS et pMOS afin de réduire la hauteur des cellules logiques standard. Les résultats comprennent un module d’interconnexion par la face arrière qui a amélioré les performances des transistors pFET inférieurs, ainsi qu’une nouvelle intégration de la pile de grille permettant un réglage multiple de la tension de seuil sans consommer beaucoup d’espace supplémentaire.
La présentation figurait dans la première partie d’un article en deux volets publié par le site Semiconductor Engineering le 1er septembre 2026, préparé avec la participation de Cassie Sheng, Hiroaki Arimura et Naoto Horiguchi. La première partie se concentre sur les modules d’intégration propres aux CFET, tandis que la deuxième traite des études d’optimisation de la conception et de la technologie conjointe (DTCO), ainsi que des configurations de cellules standard.
Pourquoi s’orienter vers les CFET ?
Les nœuds logiques avancés utilisent actuellement des transistors à grille entourant complètement le canal (GAA) construits à partir de nanofeuilles, qui ont progressivement remplacé les FinFET aux nœuds de 3 nanomètres et au-delà. Selon la feuille de route sur laquelle s’appuie imec, les nanofeuilles GAA peuvent poursuivre leur mise à l’échelle jusqu’à la génération A10, avec des cellules standard d’une hauteur de 5,5 pistes.
Mais les options de la génération A7 deviennent plus diverses en raison de la différence des exigences applicatives, notamment celles des charges de travail liées à l’intelligence artificielle. Les nanofeuilles GAA pourraient continuer à évoluer, l’approche CMOS 2.0 pourrait être utilisée pour diviser le système sur puce en couches fonctionnelles hétérogènes, ou l’industrie pourrait passer aux CFET. L’empilement d’un transistor pMOS et d’un transistor nMOS l’un au-dessus de l’autre permet de réduire les cellules standard à 3 pistes, avec la possibilité de prolonger la filière CMOS traditionnelle jusqu’au nœud A3, selon l’article.
imec et ses partenaires travaillent sur deux voies de fabrication des CFET : l’architecture monolithique mCFET, dans laquelle la structure verticale est traitée en une seule séquence, et l’architecture séquentielle sCFET, dans laquelle les dispositifs supérieur et inférieur sont formés indépendamment à l’aide de masques dédiés. Le sCFET simplifie certaines étapes, mais exige de répéter des étapes critiques et de retourner la plaquette deux fois, ce qui complique l’alignement des interconnexions entre les deux faces. imec estime donc que le mCFET pourrait être la voie la plus rapide vers l’adoption industrielle, tandis que la précision de l’alignement demeure un facteur déterminant pour le sCFET.
Une interconnexion arrière améliore les performances du pFET inférieur
La connexion des régions de source et de drain des dispositifs inférieurs depuis la face arrière de la plaquette offre des avantages par rapport à une connexion par la face avant, notamment une réduction de la résistance de contact, une fenêtre de traitement élargie pour le dispositif supérieur, ainsi qu’une diminution de la hauteur de cellule et de l’encombrement dans les couches d’interconnexion avant. Toutefois, cette approche nécessite l’assemblage des plaquettes, l’amincissement du substrat par l’arrière et un module d’isolation diélectrique arrière (BDI).
Dans l’approche traditionnelle, le BDI est formé par l’arrière vers la fin du flux de fabrication. Cela peut entraîner une forte variation de la taille de la structure source/drain inférieure en SiGe:B, car sa croissance est influencée par le canal de Si inférieur et par le substrat situé en dessous. Cette structure occupe également un espace qui réduit celui disponible pour le métal d’interconnexion et augmente la résistance d’accès, tandis que d’autres facteurs peuvent réduire le rendement des interconnexions arrière.
Lors de la conférence VLSI 2026, imec a présenté une approche ajoutant une structure BDI avant sous la source/le drain, tout en conservant une structure BDI arrière ultérieure. Le diélectrique avant est formé tôt par l’ajout d’une couche de SiGe riche en germanium à un empilement Si/SiGe, puis son remplacement par un diélectrique pendant la formation de l’isolation diélectrique médiane (MDI). En conséquence, la couche SiGe:B inférieure ne croît plus en dépendant du substrat, ce qui améliore l’uniformité de sa taille et sa résistance de contact.
Sur un véhicule de test mCFET, le nouveau module a multiplié par cinq le courant de commande des dispositifs pFET inférieurs par rapport à l’approche traditionnelle et a réduit la résistance d’accès de 1753 à 378 Ω·µm. Le taux de survie des dispositifs inférieurs est également passé de 45 % à 85 %. Selon l’article, le flux de procédé est considéré comme applicable également au sCFET, mais la démonstration pratique mentionnée a été réalisée sur un mCFET.
Réglage de la tension de seuil avec un budget thermique réduit
Différents circuits à l’intérieur de la puce nécessitent différentes valeurs de tension de seuil (Vt) afin d’équilibrer les performances et la consommation d’énergie. Modifier l’épaisseur et la composition des métaux de grille constitue une approche directe, mais cela consomme un espace déjà limité entre les nanofeuilles. Les techniques de réglage fondées sur des dipôles sont donc utilisées : elles consistent à introduire un matériau tel que le lanthane entre les couches de SiO2 et de HfO2 afin de modifier la tension de seuil en faisant varier la concentration du matériau.
L’approche dipole-last nécessite généralement un traitement thermique élevé pour faire diffuser le matériau à travers la couche de diélectrique à haute permittivité, ce qui s’accorde difficilement avec les procédés de grille métallique de remplacement à basse température des CFET. Le dipole-first place le matériau directement au-dessus du SiO2 et évite le traitement thermique élevé, mais peut endommager la couche diélectrique lors de la formation du motif.
imec propose une approche intermédiaire appelée dipole-middle. Le matériau de conversion est déposé au-dessus d’une première couche mince de HfO2, puis fixé par un traitement thermique modéré suffisant pour permettre sa diffusion à travers la couche mince. Cette couche protège le SiO2 pendant la formation du motif, avant le retrait du matériau n’ayant pas réagi, le dépôt d’une deuxième couche de HfO2 et l’exécution d’un traitement ultérieur. Cette approche maintient le budget thermique total à un niveau inférieur à celui du dipole-last, notamment lors de l’intégration de plusieurs matériaux de conversion.
L’approche a été démontrée sur un véhicule de test fondé sur un CFET, mais l’évaluation électrique s’est limitée à la mise à disposition électrique des dispositifs nFET supérieurs. Les données ont montré une réduction faible et cohérente de Vt, d’environ 30 millivolts, par rapport à une référence dans laquelle la couche d’oxyde de La avait été retirée avant l’étape de fixation.
Que démontrent réellement ces résultats ?
Les résultats montrent que le développement des CFET ne dépend pas uniquement de la forme du transistor, mais d’une série de modules précis comprenant les interconnexions arrière, l’isolation et la pile de grille, ainsi que des études DTCO reliant ces modules aux performances des cellules et des circuits. L’amélioration du pFET inférieur fournit des indicateurs directs de réduction de la résistance et d’augmentation du rendement, tandis que le dipole-middle propose une méthode de réglage de Vt offrant une meilleure compatibilité thermique.
Néanmoins, les résultats restent limités à des véhicules de test, et la démonstration du réglage de Vt n’a pas évalué électriquement tous les dispositifs de la structure. De plus, le sCFET doit encore relever les défis liés au retournement de la plaquette et à l’alignement, tandis que la partie suivante du travail étudiera la capacité de mise à l’échelle des cellules standard et de la mémoire SRAM. Les résultats ont été obtenus dans la ligne pilote européenne NanoIC, qui vise des systèmes sur puce dépassant 2 nanomètres, ce qui en fait une étape du développement et non une annonce de préparation à la production commerciale.