imec presentó nuevos resultados de investigación para abordar dos obstáculos fundamentales de los transistores CFET, una estructura que apila verticalmente transistores nMOS y pMOS con el objetivo de reducir la altura de las celdas lógicas estándar. Los resultados incluyen un módulo de interconexión desde la parte posterior que mejoró el rendimiento de los transistores pFET inferiores, así como una nueva integración de la pila de compuerta que permite ajustar múltiples tensiones umbral sin consumir una cantidad significativa de espacio adicional.
La presentación apareció en la primera parte de un artículo dividido en dos partes publicado por el sitio Semiconductor Engineering el 1 de septiembre de 2026, preparado por Cassie Sheng, Hiroaki Arimura y Naoto Horiguchi. La primera parte se centra en los módulos de integración específicos de CFET, mientras que la segunda aborda estudios de optimización conjunta de diseño y tecnología (DTCO) y configuraciones de celdas estándar.
¿Por qué avanza la industria hacia CFET?
Actualmente, los nodos lógicos avanzados utilizan transistores de compuerta envolvente (GAA) construidos con nanosheets, que han sustituido gradualmente a FinFET en los nodos de 3 nanómetros y posteriores. Según la hoja de ruta en la que se basa imec, los nanosheets GAA pueden continuar escalando hasta la generación A10, con celdas estándar de 5,5 pistas.
Sin embargo, las opciones para la generación A7 se vuelven más diversas debido a los distintos requisitos de las aplicaciones, incluidas las cargas de trabajo de inteligencia artificial. Los nanosheets GAA podrían seguir escalando, podría utilizarse una arquitectura CMOS 2.0 que divide el sistema en el chip en capas funcionales heterogéneas, o la industria podría pasar a CFET. El apilamiento de un transistor pMOS y uno nMOS permite reducir las celdas estándar a 3 pistas, con la posibilidad de extender la ruta CMOS tradicional hasta el nodo A3, según el artículo.
imec y sus socios trabajan en dos rutas para fabricar CFET: la estructura monolítica mCFET, que procesa la estructura vertical en una única secuencia, y la estructura secuencial sCFET, que forma los dispositivos superior e inferior de manera independiente utilizando máscaras específicas. sCFET simplifica algunos pasos, pero requiere repetir pasos críticos y voltear la oblea dos veces, lo que dificulta la alineación de las interconexiones entre ambas caras. Por ello, imec considera que mCFET podría ser la ruta más rápida hacia la adopción industrial, aunque la precisión de alineación sigue siendo un factor decisivo en sCFET.
Una interconexión posterior mejora el rendimiento del pFET inferior
Conectar las regiones de fuente y drenaje de los dispositivos inferiores desde la parte posterior de la oblea ofrece ventajas frente a la conexión desde la cara frontal, entre ellas una menor resistencia de contacto, una ventana de procesamiento más amplia para el dispositivo superior y una reducción de la altura de la celda y de la congestión en las capas de interconexión frontales. Sin embargo, este enfoque requiere unir las obleas, adelgazar el sustrato desde la parte posterior y utilizar un módulo de aislamiento dieléctrico posterior (BDI).
En el enfoque convencional, la BDI se forma desde la parte posterior cerca del final del flujo de fabricación. Esto puede provocar una gran variación en el tamaño de la estructura inferior de fuente y drenaje de SiGe:B, porque su crecimiento se ve afectado por el canal inferior de Si y por el sustrato situado debajo. Esta estructura también ocupa espacio, reduce el área disponible para el metal de contacto y aumenta la resistencia de acceso, además de otros factores que pueden reducir el rendimiento de las interconexiones posteriores.
En la conferencia VLSI 2026, imec presentó un enfoque que añade una estructura BDI frontal debajo de la fuente y el drenaje, manteniendo posteriormente una estructura BDI posterior. El dieléctrico frontal se forma en una etapa temprana añadiendo una capa de SiGe rica en germanio a la pila de Si/SiGe y sustituyéndola después por un dieléctrico durante la formación del aislamiento dieléctrico medio (MDI). Como resultado, la capa inferior de SiGe:B ya no crece dependiendo del sustrato, lo que mejora la uniformidad de su tamaño y su resistencia de contacto.
En un vehículo de prueba mCFET, el nuevo módulo multiplicó por cinco la corriente de accionamiento de los dispositivos pFET inferiores frente al enfoque convencional y redujo la resistencia de acceso de 1753 a 378 Ω·µm. La tasa de supervivencia de los dispositivos inferiores también aumentó del 45 % al 85 %. El artículo afirma que se cree que el flujo de proceso también puede aplicarse a sCFET, pero la demostración práctica mencionada se realizó en mCFET.
Ajuste de la tensión umbral con un presupuesto térmico menor
Los distintos circuitos dentro del chip necesitan valores diferentes de tensión umbral (Vt) para equilibrar el rendimiento y el consumo de energía. Cambiar el grosor y la composición de los metales de compuerta es un enfoque directo, pero consume un espacio ya limitado entre los nanosheets. Por ello, las tecnologías de ajuste basadas en dipolos utilizan la introducción de un material como el lantano entre las capas de SiO2 y HfO2 para modificar la tensión umbral mediante diferencias en la concentración del material.
El enfoque dipole-last normalmente requiere un tratamiento térmico elevado para impulsar el material a través de la capa dieléctrica de alta permitividad, algo que no encaja fácilmente con los procesos de compuerta metálica de reemplazo y baja temperatura de CFET. En cambio, dipole-first coloca el material directamente sobre SiO2 y evita el tratamiento térmico elevado, pero puede dañar la capa dieléctrica durante la formación del patrón.
imec propone un enfoque intermedio denominado dipole-middle. En él, el material de conversión se deposita sobre una primera capa delgada de HfO2 y luego se fija mediante un tratamiento térmico moderado suficiente para que se difunda a través de la capa delgada. Esta capa protege el SiO2 durante la formación del patrón, antes de retirar el material no reaccionado, depositar una segunda capa de HfO2 y realizar un tratamiento posterior. El enfoque mantiene el presupuesto térmico total por debajo del de dipole-last, especialmente al integrar múltiples materiales de conversión.
El enfoque se demostró en un vehículo de prueba basado en CFET, pero la evaluación eléctrica se limitó a habilitar eléctricamente los dispositivos nFET superiores. Los datos mostraron una reducción pequeña y uniforme de Vt, de aproximadamente 30 milivoltios, frente a una referencia en la que la capa de La-oxide se había eliminado antes del paso de fijación.
¿Qué demuestran realmente los resultados?
Los resultados muestran que el desarrollo de CFET no depende únicamente de la forma del transistor, sino de una cadena de módulos precisos que incluye las interconexiones posteriores, el aislamiento y la pila de compuerta, además de estudios DTCO que vinculan estos módulos con el rendimiento de las celdas y los circuitos. La mejora del pFET inferior ofrece indicadores directos de una reducción de la resistencia y un aumento del rendimiento, mientras que dipole-middle propone una forma de ajustar Vt con una mejor compatibilidad térmica.
No obstante, los resultados siguen estando en el ámbito de los vehículos de prueba, y la demostración del ajuste de Vt no evaluó eléctricamente todos los dispositivos de la estructura. Asimismo, sCFET todavía afronta desafíos relacionados con el volteo de la oblea y la alineación, mientras que la siguiente parte del trabajo estudiará la escalabilidad de las celdas estándar y de la memoria SRAM. Los resultados se obtuvieron en la línea piloto europea NanoIC, cuyo objetivo son sistemas en chip de más de 2 nanómetros, por lo que constituyen un paso en la ruta de desarrollo y no un anuncio de preparación para la producción comercial.