imec präsentierte neue Forschungsergebnisse zur Bewältigung zweier wesentlicher Hindernisse für CFET-Transistoren. Dabei handelt es sich um eine Struktur, die nMOS- und pMOS-Transistoren vertikal stapelt, um die Höhe standardmäßiger Logikzellen zu verringern. Die Ergebnisse umfassen ein Rückseitenkontaktmodul, das die Leistung unterer pFET-Transistoren verbesserte, sowie eine neue Integration des Gate-Stacks, die eine Mehrfachanpassung der Schwellenspannung ermöglicht, ohne erheblich zusätzlichen Platz zu beanspruchen.
Die Präsentation erschien im ersten Teil eines zweiteiligen Beitrags, den die Website Semiconductor Engineering am 1. September 2026 veröffentlichte. An seiner Erstellung waren Cassie Sheng, Hiroaki Arimura und Naoto Horiguchi beteiligt. Der erste Teil konzentriert sich auf Integrationsmodule für CFET, während der zweite Teil Studien zur Design-Technology-Co-Optimization (DTCO) und zu Konfigurationen standardmäßiger Zellen behandelt.
Warum geht die Entwicklung in Richtung CFET?
Fortschrittliche Logikknoten verwenden derzeit Gate-all-around-Transistoren (GAA) auf Basis von Nanosheets, nachdem diese FinFETs bei 3-Nanometer-Knoten und darunter schrittweise ersetzt haben. Nach der Roadmap, auf die sich imec stützt, können GAA-Nanosheets die Skalierung bis zur A10-Generation fortsetzen, mit Standardzellen einer Höhe von 5,5 Tracks.
Die Optionen für die A7-Generation werden jedoch aufgrund unterschiedlicher Anwendungsanforderungen vielfältiger, darunter KI-Lasten. GAA-Nanosheets könnten weiter skaliert werden, oder es könnte ein CMOS-2.0-System eingesetzt werden, das das System auf dem Chip in heterogene Funktionsebenen aufteilt, oder die Industrie könnte zu CFET übergehen. Das Stapeln von pMOS- und nMOS-Transistoren übereinander ermöglicht die Reduzierung standardmäßiger Zellen auf 3 Tracks, wobei sich der herkömmliche CMOS-Pfad laut dem Beitrag bis zum A3-Knoten verlängern lässt.
imec und seine Partner arbeiten an zwei Wegen zur CFET-Fertigung: der monolithischen mCFET-Struktur, bei der die vertikale Struktur in einem einzigen Ablauf bearbeitet wird, und der sequenziellen sCFET-Struktur, bei der das obere und das untere Bauelement unabhängig voneinander mithilfe spezieller Masken gebildet werden. sCFET vereinfacht einige Schritte, erfordert jedoch die Wiederholung kritischer Prozessschritte und das zweimalige Wenden des Wafers, was die Ausrichtung der Verbindungen zwischen den beiden Seiten erschwert. Daher sieht imec mCFET als den möglicherweise schnelleren Weg zur industriellen Einführung an, wobei die Ausrichtungsgenauigkeit bei sCFET weiterhin ein entscheidender Faktor bleibt.
Rückseitenkontakt verbessert die Leistung des unteren pFET
Die Verbindung der Source- und Drain-Bereiche der unteren Bauelemente von der Rückseite des Wafers bietet gegenüber der Verbindung von der Vorderseite mehrere Vorteile, darunter einen geringeren Kontaktwiderstand, ein erweitertes Prozessfenster für das obere Bauelement sowie eine geringere Zellhöhe und weniger Überfüllung in den vorderen Verbindungsschichten. Dieser Ansatz erfordert jedoch das Verbinden der Wafer, das Ausdünnen des Substrats von der Rückseite und ein rückseitiges dielektrisches Isolationsmodul (BDI).
Beim herkömmlichen Ansatz wird BDI von der Rückseite nahe dem Ende des Fertigungsablaufs gebildet. Dies kann zu erheblichen Schwankungen bei der Größe der unteren Source-/Drain-Struktur aus SiGe:B führen, da ihr Wachstum vom unteren Si-Kanal und vom darunterliegenden Substrat beeinflusst wird. Diese Struktur nimmt außerdem Fläche ein, die für das Kontaktmetall zur Verfügung stehen könnte, und erhöht den Zugriffswiderstand. Hinzu kommen weitere Faktoren, die den Ertrag der Rückseitenkontakte senken können.
Auf der VLSI 2026 präsentierte imec einen Ansatz, bei dem eine vordere BDI-Struktur unterhalb von Source/Drain hinzugefügt wird, während anschließend eine hintere BDI-Struktur erhalten bleibt. Das vordere Dielektrikum wird frühzeitig gebildet, indem dem Si/SiGe-Stack eine germaniumreiche SiGe-Schicht hinzugefügt und diese während der Bildung der mittleren dielektrischen Isolation (MDI) durch ein Dielektrikum ersetzt wird. Dadurch wächst die untere SiGe:B-Schicht nicht mehr in Abhängigkeit vom Substrat, was ihre Größenmäßigkeit und ihren Kontaktwiderstand verbessert.
Auf einem mCFET-Testfahrzeug erhöhte das neue Modul den Treiberstrom der unteren pFET-Bauelemente im Vergleich zum herkömmlichen Ansatz um das Fünffache und senkte den Zugriffswiderstand von 1753 auf 378 Ω·µm. Außerdem stieg die Überlebensrate der unteren Bauelemente von 45 % auf 85 %. Dem Beitrag zufolge gilt der Prozessablauf vermutlich auch für sCFET als anwendbar, doch die genannte praktische Demonstration wurde auf mCFET durchgeführt.
Einstellung der Schwellenspannung mit geringerem thermischem Budget
Verschiedene Schaltungen innerhalb eines Chips benötigen unterschiedliche Werte der Schwellenspannung (Vt), um Leistung und Energieverbrauch auszugleichen. Das Verändern der Dicke und Zusammensetzung der Gate-Metalle ist ein direkter Ansatz, beansprucht jedoch den ohnehin begrenzten Platz zwischen den Nanosheets. Daher werden dipolbasierte Einstellverfahren eingesetzt, bei denen ein Material wie Lanthan zwischen SiO2- und HfO2-Schichten eingebracht wird, um die Schwellenspannung über unterschiedliche Materialkonzentrationen zu verändern.
Der Dipole-Last-Ansatz erfordert üblicherweise eine hohe thermische Behandlung, um das Material durch die Schicht des High-k-Dielektrikums zu treiben. Dies lässt sich nur schwer mit den Niedertemperaturprozessen für Ersatzmetall-Gates in CFET vereinbaren. Dipole-First platziert das Material direkt auf SiO2 und vermeidet die hohe thermische Behandlung, kann jedoch während der Strukturierung Schäden an der dielektrischen Schicht verursachen.
imec schlägt einen Zwischenansatz namens Dipole-Middle vor. Dabei wird das Umwandlungsmaterial auf einer ersten dünnen HfO2-Schicht abgeschieden und anschließend durch eine moderate thermische Behandlung fixiert, die für die Diffusion durch die dünne Schicht ausreicht. Diese Schicht schützt SiO2 während der Strukturierung, bevor nicht reagiertes Material entfernt, eine zweite HfO2-Schicht abgeschieden und eine nachfolgende Behandlung durchgeführt wird. Der Ansatz hält das gesamte thermische Budget unter dem von Dipole-Last, insbesondere bei der Integration mehrerer Umwandlungsmaterialien.
Der Ansatz wurde auf einem CFET-basierten Testfahrzeug demonstriert, doch die elektrische Bewertung beschränkte sich auf die elektrische Zugänglichkeit der oberen nFET-Bauelemente. Die Daten zeigten im Vergleich zu einer Referenz, bei der die La-Oxid-Schicht vor dem Fixierungsschritt entfernt worden war, eine geringe und konsistente Absenkung von Vt um etwa 30 Millivolt.
Was belegen die Ergebnisse tatsächlich?
Die Ergebnisse zeigen, dass die Entwicklung von CFET nicht allein von der Form des Transistors abhängt, sondern von einer Kette präziser Module, darunter Rückseitenkontakte, Isolation und Gate-Stack, ergänzt durch DTCO-Studien, die diese Module mit der Leistung von Zellen und Schaltungen verknüpfen. Die Verbesserung des unteren pFET liefert direkte Hinweise auf eine Verringerung des Widerstands und eine Steigerung des Ertrags, während Dipole-Middle eine Methode zur Einstellung von Vt mit besserer thermischer Kompatibilität bietet.
Dennoch bleiben die Ergebnisse auf den Bereich von Testfahrzeugen beschränkt, und die Demonstration der Vt-Einstellung hat nicht alle Bauelemente der Struktur elektrisch bewertet. Zudem stehen sCFET weiterhin vor Herausforderungen durch das Wenden des Wafers und die Ausrichtung, während der nächste Teil der Arbeit die Skalierbarkeit für Standardzellen und SRAM untersuchen wird. Die Ergebnisse wurden innerhalb der europäischen NanoIC-Pilotlinie erzielt, die auf Systeme auf Chips mit Strukturgrößen von unter 2 Nanometern abzielt. Damit stellen sie einen Schritt im Entwicklungsprozess dar und keine Ankündigung der Bereitschaft für eine kommerzielle Produktion.