Georgia Institute of Technology和Synopsys的研究人员发表了一篇技术论文，提出了一种面向2纳米节点的六晶体管（6T）单片三维（Monolithic 3D或M3D）SRAM单元。该设计将位于背端互连层中的铟镓氧化物（IGO）传输栅、完全由纳米片硅构成的锁存电路、埋入式电源轨以及钌（Ru）互连结合在一起。
根据论文发表的摘要，所提出的单元与高性能硅基线相比，实现了25%的面积占用缩减。研究人员还报告称，在子阵列级别评估该设计时，写入时间缩短了42.2%，而不是仅在单个单元级别进行评估。
该方案是如何构建的？
M3D概念依靠将电路元件分布在垂直堆叠的多个层级中，而不是将它们全部放置在同一平面上。在这项工作中，采用由IGO制成的传输栅，并将其置于背端互连层中；与此同时，基于纳米片硅的锁存电路则位于该单元的另一种结构中。论文标题指出，该设计考虑了制造工艺特性；在评估2纳米等先进节点中的电路时，这是一个重要因素。
该方案还包括埋入式电源轨和钌互连。这些元件在相关材料中被描述为所提出结构的一部分，并与单元性能分析一同呈现；但现有文本并未证明已经制造出实验芯片或实现商业化生产。
为什么这则消息值得关注？
SRAM是许多处理器的重要组成部分，因此缩小单元面积可以提高芯片内嵌入式存储器的密度。另一方面，所报告的写入时间缩短表明存储操作可能获得性能收益，尤其是在包含多个单元的子阵列级别，因为子阵列面临的互连和控制挑战不同于单个单元。
certi.news的编辑解读是，这项工作的意义不在于推出一款产品，而在于测试一条设计路径：在2纳米目标下，将三维堆叠与背端互连层中的氧化物材料结合起来。不过，文中给出的数字仍然是与论文所提交的设计和评估相关的研究结果。现有材料没有提供有关完整测量方法、制造良率、单元可靠性或其与实际生产线兼容程度的充分细节；因此，不能将其视为商业就绪的证据。
论文及其作者
该论文题为A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node，于2026年8月发表在arXiv上。作者包括Po-Chuan Wang、Dongwon Jang、Eknath Sarkar、Alexei Svizhenko、Md. Nahid Haque Shazon、Piyush Kumar、Suman Datta和Azad Naeemi。