Georgia Institute of TechnologyとSynopsysの研究者らは、2ナノメートルノード向けに、モノリシック3次元（Monolithic 3DまたはM3D）設計を採用した6トランジスタ（6T）SRAMセルを提案する技術論文を発表した。この設計は、バックエンド・オブ・ライン層にインジウム・ガリウム酸化物（IGO）で作られたパスゲートを配置し、全体をシリコンナノシートで構成したラッチ回路、埋め込み電源レール、さらにルテニウム（Ru）配線を組み合わせている。
論文で公開された要約によると、提案セルは高性能シリコンベースラインと比較して、面積フットプリントを25%削減した。また研究者らは、設計を単一セルだけでなくサブアレイレベルで評価した場合、書き込み時間を42.2%短縮したと報告している。
提案はどのように構築されたのか？
M3Dの概念は、回路要素をすべて同一平面に配置するのではなく、垂直方向に重ねた複数の層へ分散配置することに基づいている。本研究では、IGO製のパスゲートをバックエンド・オブ・ライン層に使用する一方、シリコンナノシートを基盤とするラッチ回路はセル内の別の構造に配置されている。論文のタイトルは、この設計が製造プロセスの特性を考慮していることを示しており、2ナノメートルのような先端ノードで回路を評価する際の重要な点となる。
提案には、埋め込み電源レールとルテニウム配線も含まれている。これらの要素は、セル性能の分析とともに提案構造の一部として資料に示されているが、入手可能な本文からは、試作チップの製造や設計の商用生産が行われたことは確認できない。
なぜこのニュースが重要なのか？
SRAMは多くのプロセッサーで不可欠な部分であるため、セル面積の縮小は、チップに組み込めるメモリー密度を高める可能性がある。一方、報告された書き込み時間の短縮は、特に複数のセルを含み、単一セルとは異なる配線および制御上の課題を伴うサブアレイレベルで、ストレージ動作の性能に潜在的な利点があることを示している。
certi.newsの編集部による見解では、この研究の重要性は製品の発売にあるのではなく、2ナノメートルを目標として、3次元積層とバックエンド・オブ・ライン層の酸化物材料を組み合わせた設計経路を検証した点にある。ただし、示された数値は、論文で提示された設計および評価に関連する研究結果にとどまる。入手可能な資料では、完全な測定方法、製造歩留まり、セルの信頼性、実際の生産ラインとの適合性について十分な詳細が示されていないため、商用化への準備が整っている証拠とみなすことはできない。
論文と著者
論文のタイトルはA Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Nodeであり、2026年8月にarXivで公開された。著者はPo-Chuan Wang、Dongwon Jang、Eknath Sarkar、Alexei Svizhenko、Md. Nahid Haque Shazon、Piyush Kumar、Suman Datta、Azad Naeemiである。