Georgia Institute of Technology와 Synopsys의 연구진은 2나노미터 노드를 위해 설계된 단일 모놀리식 3차원(Monolithic 3D 또는 M3D) 구조의 6트랜지스터(6T) SRAM 셀을 제안하는 기술 논문을 발표했다. 이 설계는 후공정 배선층에 인듐-갈륨 산화물(IGO)로 만든 패스 게이트를 적용하고, 나노시트 실리콘으로 완전히 구성된 래치 회로와 매립형 전원 레일 및 루테늄(Ru) 배선을 결합한다.
논문에 공개된 초록에 따르면, 제안된 셀은 고성능 실리콘 기준선과 비교해 면적을 25% 줄였다. 또한 연구진은 설계를 단일 셀 수준이 아니라 서브어레이 수준에서 평가했을 때 쓰기 시간을 42.2% 단축했다고 보고했다.
제안은 어떻게 구성되었나?
M3D 개념은 회로 요소를 모두 같은 평면에 배치하는 대신 수직으로 겹친 여러 층에 분산하는 방식에 기반한다. 이 연구에서는 IGO로 만든 패스 게이트를 후공정 배선층에 사용하고, 나노시트 실리콘 기반 래치 회로는 셀의 다른 구조에 배치한다. 논문 제목은 설계가 제조 공정의 특성을 고려한다는 점을 시사하며, 이는 2나노미터와 같은 첨단 노드에서 회로를 평가할 때 중요한 요소다.
제안에는 매립형 전원 레일과 루테늄 배선도 포함된다. 이러한 요소는 셀 성능 분석과 함께 제안된 구조의 일부로 자료에 제시되어 있지만, 이용 가능한 본문은 시험 칩이 제작되었거나 설계가 상용 생산에 들어갔다는 사실을 입증하지 않는다.
이 소식이 중요한 이유는 무엇인가?
SRAM은 많은 프로세서에서 핵심적인 구성 요소이므로 셀 면적을 줄이면 칩 내부에 집적되는 임베디드 메모리의 밀도를 높일 수 있다. 보고된 쓰기 시간 단축은 저장 동작 성능에서 잠재적인 이점이 있음을 보여주며, 특히 여러 셀을 포함하고 단일 셀과는 다른 배선 및 제어 문제를 야기하는 서브어레이 수준에서 의미가 있다.
certi.news의 편집상 해석은 이 연구의 중요성이 제품 출시가 아니라 2나노미터를 목표로 후공정 배선층의 3차원 적층과 산화물 재료를 결합한 설계 경로를 검증하는 데 있다는 것이다. 그러나 제시된 수치는 논문에서 제시한 설계 및 평가에 기반한 연구 결과로 남아 있다. 이용 가능한 자료는 전체 측정 방법론, 제조 수율, 셀 신뢰성 또는 실제 생산 라인과의 호환성에 관한 충분한 세부 정보를 설명하지 않으므로, 이를 상용화 준비의 증거로 볼 수 없다.
논문과 저자
논문의 제목은 A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node이며, 2026년 8월 arXiv에 게재되었다. 저자는 Po-Chuan Wang, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta, Azad Naeemi이다.