Forscher des Georgia Institute of Technology und von Synopsys haben eine technische Abhandlung veröffentlicht, in der sie eine sechstransistorige SRAM-Zelle (6T) mit einem monolithischen dreidimensionalen Design (Monolithic 3D oder M3D) für den 2-nm-Knoten vorschlagen. Das Design kombiniert Pass-Gates aus Indium-Galliumoxid (IGO) in Back-End-of-Line-Schichten mit einer vollständig aus Silizium-Nanoplättchen aufgebauten Latch-Schaltung sowie vergrabenen Stromschienen und Verbindungen aus Ruthenium (Ru).
Laut der veröffentlichten Zusammenfassung der Abhandlung erzielte die vorgeschlagene Zelle eine Verringerung der Flächenbelegung um 25 % gegenüber einer leistungsstarken Silizium-Baseline. Die Forscher berichteten außerdem über eine Verringerung der Schreibzeit um 42,2 %, als das Design auf Subarray-Ebene und nicht nur auf der Ebene einer einzelnen Zelle bewertet wurde.
Wie wurde der Vorschlag umgesetzt?
Das M3D-Konzept basiert auf der Verteilung von Schaltungselementen auf vertikal übereinanderliegenden Ebenen, anstatt sie alle auf derselben Ebene anzuordnen. In dieser Arbeit werden Pass-Gates aus IGO in Back-End-of-Line-Schichten verwendet, während die auf Silizium-Nanoplättchen basierende Latch-Schaltung in einer anderen Struktur der Zelle verbleibt. Der Titel der Abhandlung weist darauf hin, dass das Design die Eigenschaften des Fertigungsprozesses berücksichtigt – ein wichtiger Punkt bei der Bewertung von Schaltungen in fortschrittlichen Knoten wie 2 nm.
Der Vorschlag umfasst außerdem vergrabene Stromschienen und Verbindungen aus Ruthenium. Diese Elemente werden im Material als Bestandteile der vorgeschlagenen Struktur neben der Analyse der Zellleistung dargestellt; der verfügbare Text belegt jedoch weder die Herstellung eines Testchips noch eine kommerzielle Produktion des Designs.
Warum ist diese Nachricht wichtig?
SRAM ist ein wesentlicher Bestandteil vieler Prozessoren. Daher kann eine Verringerung der Zellfläche die Dichte des in den Chip integrierten Speichers erhöhen. Die berichtete Verringerung der Schreibzeit deutet auf einen potenziellen Vorteil für die Leistung von Speichervorgängen hin, insbesondere auf der Ebene von Subarrays, die mehrere Zellen umfassen und andere Verbindungs- und Steuerungsanforderungen stellen als eine einzelne Zelle.
Die redaktionelle Einordnung von certi.news lautet, dass die Bedeutung der Arbeit nicht in der Markteinführung eines Produkts liegt, sondern in der Erprobung eines Designpfads, der dreidimensionale Stapelung und Oxidmaterialien in Back-End-of-Line-Schichten im Rahmen eines 2-nm-Ziels kombiniert. Die genannten Zahlen bleiben jedoch Forschungsergebnisse, die mit dem in der Abhandlung vorgestellten Design und dessen Bewertung zusammenhängen. Das verfügbare Material enthält keine ausreichenden Einzelheiten zur vollständigen Messmethodik, zur Fertigungsausbeute, zur Zuverlässigkeit der Zelle oder zu ihrer Kompatibilität mit tatsächlichen Produktionslinien. Daher kann es nicht als Beleg für kommerzielle Einsatzbereitschaft gelten.
Die Abhandlung und ihre Autoren
Die Abhandlung trägt den Titel A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node und wurde im August 2026 auf arXiv veröffentlicht. Zu ihren Autoren gehören Po-Chuan Wang, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta und Azad Naeemi.