Des chercheurs du Georgia Institute of Technology et de Synopsys ont publié un article technique proposant une cellule SRAM à six transistors (6T) dotée d’une conception 3D monolithique (Monolithic 3D ou M3D) destinée au nœud de 2 nm. La conception associe des portes de transmission fabriquées en oxyde d’indium et de gallium (IGO) au sein des couches d’interconnexion arrière, un circuit de verrouillage entièrement constitué de nanofeuilles de silicium, ainsi que des rails d’alimentation enterrés et des interconnexions en ruthénium (Ru).
Selon le résumé publié de l’article, la cellule proposée a permis de réduire de 25 % l’empreinte surfacique par rapport à une référence en silicium à hautes performances. Les chercheurs font également état d’une réduction de 42,2 % du temps d’écriture lors de l’évaluation de la conception au niveau du sous-réseau, et non au seul niveau d’une cellule individuelle.
Comment la proposition a-t-elle été conçue ?
Le concept M3D repose sur la répartition des éléments du circuit sur des niveaux empilés verticalement, plutôt que de les placer tous sur le même plan. Dans ce travail, les portes de transmission en IGO sont utilisées dans les couches d’interconnexion arrière, tandis que le circuit de verrouillage fondé sur des nanofeuilles de silicium reste intégré à une structure différente de la cellule. Le titre de l’article indique que la conception prend en compte les caractéristiques du procédé de fabrication, un point important lors de l’évaluation de circuits dans des nœuds avancés comme celui de 2 nm.
La proposition comprend également des rails d’alimentation enterrés et des interconnexions en ruthénium. Ces éléments sont présentés dans le document comme des composants de la structure proposée, aux côtés d’une analyse des performances de la cellule, mais le texte disponible ne confirme ni la fabrication d’une puce expérimentale ni la production commerciale de la conception.
Pourquoi cette actualité est-elle importante ?
La SRAM constitue un élément essentiel de nombreux processeurs. Par conséquent, la réduction de la surface de la cellule peut accroître la densité de la mémoire intégrée à la puce. Quant à la réduction du temps d’écriture rapportée, elle indique un avantage potentiel pour les performances des opérations de stockage, en particulier au niveau des sous-réseaux, qui regroupent plusieurs cellules et présentent des défis de connexion et de contrôle différents de ceux d’une cellule individuelle.
La lecture éditoriale de certi.news est que l’importance de ce travail ne réside pas dans le lancement d’un produit, mais dans l’évaluation d’une voie de conception combinant l’empilement 3D et des matériaux oxydes dans les couches d’interconnexion arrière, avec un objectif au nœud de 2 nm. Toutefois, les chiffres présentés restent des résultats de recherche liés à la conception et à l’évaluation exposées dans l’article. Le document disponible ne fournit pas suffisamment de détails sur la méthodologie complète de mesure, le rendement de fabrication, la fiabilité de la cellule ou son degré de compatibilité avec des lignes de production réelles ; il ne peut donc pas être considéré comme une preuve de maturité commerciale.
L’article et ses auteurs
L’article est intitulé A Process-Aware Hybrid Si/IGO Monolithic-3D 6T SRAM with BEOL Pass-Gates for the 2nm Node et a été publié sur arXiv en août 2026. Ses auteurs sont Po-Chuan Wang, Dongwon Jang, Eknath Sarkar, Alexei Svizhenko, Md. Nahid Haque Shazon, Piyush Kumar, Suman Datta et Azad Naeemi.