Synopsys hat laut einem als Sponsorenbeitrag veröffentlichten Blogbeitrag die Entwicklung dessen bekannt gegeben, was das Unternehmen als den ersten vollständig mit der Spezifikation OIF-CEI-112G-LINEAR-PAM4 kompatiblen 112-Gigabit-PHY bezeichnet. Der Schritt zielt darauf ab, Energieverbrauch, Latenz, Wärme und Kosten in Verbindungen von KI-Systemen und Hyperscale-Rechenzentren zu reduzieren.
Dieser Schritt erfolgt vor dem Hintergrund wachsender KI-Cluster, die auf Tausenden gleichzeitig arbeitenden Beschleunigern beruhen. In diesen Umgebungen werden die Verbindungen zwischen den Systemkomponenten zu einem leistungs- und energieverbrauchsbestimmenden Faktor, insbesondere da Anwendungen auf Geschwindigkeiten von 800 Gigabit und 1,6 Terabit übergehen. Dem Beitrag zufolge entfallen rund 27 % des gesamten Energieverbrauchs von Rechenzentren auf Interconnects; dieser Wert ist seit 2010 um das 46-Fache gestiegen.
Verlagerung der Signalverarbeitung auf den Host-SerDes
Herkömmliche optische Module stützen sich bei der Signalverarbeitung üblicherweise auf Retimer und digitale Signalprozessoren (DSPs) innerhalb des Moduls. Diese Komponenten erhöhen den Energieverbrauch, die Latenz, die Wärmeentwicklung und die Kosten jeder Verbindung. Beim Ansatz der linearen Optik wird die Signalverarbeitung dagegen auf den Host-SerDes verlagert, während die optischen Module die wesentlichen Komponenten wie Linear-Treiber, Modulatoren, Fotodioden und Transimpedanzverstärker (TIA) enthalten.
Dem Beitrag zufolge kann dieses Design im Vergleich zu herkömmlichen Retimer-basierten optischen Modulen eine Energieeinsparung von bis zu 50 % ermöglichen. Zudem kann es durch die Verringerung der Verarbeitungsschritte die Latenz senken und die Wärmeentwicklung in dicht bestückten Racks mit KI-Beschleunigern begrenzen. Darüber hinaus wird das System durch eine geringere Zahl von Komponenten und potenziellen Fehlerstellen vereinfacht.
Die Entfernung des DSP aus dem Modul beseitigt die Verarbeitungslast jedoch nicht; ein Teil davon wird auf den Host-PHY verlagert. Daher muss diese Komponente eine hohe Signalintegrität, eine effektive Entzerrung und eine zuverlässige Datenrückgewinnung unter realen Kanalbedingungen bieten und zugleich die für die Interoperabilität zwischen Produkten verschiedener Anbieter erforderlichen Standards einhalten.
Konformitätstests bei 112 Gigabit
Die Spezifikation OIF-CEI-112G-LINEAR-PAM4 legt elektrische Grenzwerte, Testpunkte und Konformitätsverfahren für lineare Verbindungen mit 112 Gigabit pro Lane bei 53 Gigabaud unter Verwendung von PAM4 fest. Dem Beitrag zufolge verringert die Vereinheitlichung dieser Anforderungen den Bedarf an individueller Abstimmung und separater Validierung jeder Host-Modul-Kombination, was sich nur schwer in großem Maßstab umsetzen lässt.
Auf der Senderseite zeigten die von Synopsys vorgestellten Charakterisierungsergebnisse unter standardisierten Testbedingungen eine hohe Signalintegrität. Das Unternehmen erklärte, dass die Messgrößen für Spannungsmodulationsamplitude, Jitter und Augenöffnung die in der CEI-Spezifikation festgelegten Grenzwerte erfüllten und diese in einigen Fällen über mehrere Temperaturbereiche hinweg übertrafen.
Auf der Empfängerseite bestätigten Jitter-Toleranztests die Fähigkeit des Empfängers, Daten bei eingespeistem sinusförmigem Jitter und realen Kanaleinflüssen zurückzugewinnen. Synopsys bringt diese Ergebnisse mit einer möglichen Verringerung von Bitfehlern und Neuübertragungen sowie mit der Aufrechterhaltung einer stabilen Verbindung unter hoher Belastung in Verbindung – Faktoren, die für KI- und Machine-Learning-Netzwerke wichtig sind.
Ausweitung auf höhere Geschwindigkeiten und integrierte Optik
Synopsys zufolge bestätigen die Testergebnisse die Konformität des 112-Gigabit-PHY mit der Spezifikation und belegen die Möglichkeit einer Verbindung zwischen Host und Modul ohne DSP bei gleichzeitiger Wahrung der Signalintegrität über die Verbindung hinweg. Dieser PHY ist Teil eines umfassenderen Ökosystems, das MAC- und PCS-Controller, die MACsec-Sicherheitstechnologie, IP-Blöcke für die Verifikation sowie ein HPC-IP-Portfolio umfasst, das PCIe 6.x und 7.0, CXL, UALink, Chiplet-Verbindungen, Speicherschnittstellen und Basis-IP abdeckt.
Dem Beitrag zufolge hat das Optical Internetworking Forum (OIF) mit der Arbeit an CEI-224G-Linear mit 224 Gigabit pro Lane begonnen, während die Entwürfe CEI-224G-LR/MR von den Mitgliedern geprüft werden. Außerdem wird der Umfang von zwei Projekten für einen CEI-448G-Rahmen festgelegt, der elektrische Schnittstellen für Verbindungen mit 3,2 Terabit und 6,4 Terabit zum Ziel hat.
Die Quelle bringt diesen Entwicklungspfad mit dem Aufkommen von Co-Packaged Optics (CPO) in Verbindung, bei denen optische Engines neben den Switch-Chips integriert werden, um den Kupferpfad zu beseitigen. Der Beitrag enthält keine Angaben zur kommerziellen Verfügbarkeit des neuen PHY oder zu den entsprechenden Lizenzbedingungen. Die verfügbaren Informationen beschränken sich daher auf die Konformität, die Charakterisierungsergebnisse und die technische Weiterentwicklung des Produkts.