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Synopsys, 인공지능 시스템의 선형 광 연결을 위해 112기가비트 PHY 개발

Synopsys는 OIF-CEI-112G-LINEAR-PAM4 사양과 호환되는 새로운 PHY를 통해 신호 처리를 호스트 SerDes로 이전할 수 있으며, 이에 따라 고속 광 연결에서 전력 소비, 지연 시간 및 발열을 줄일 수 있다고 밝혔다. 이 솔루션은 인공지능 인프라와 하이퍼스케일 데이터센터를 대상으로 하며, 업계는 레인당 224기가비트 이상의 속도로 전환하고 있다.

2026-08-13
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فريق تحرير certi.news
Synopsys, 인공지능 시스템의 선형 광 연결을 위해 112기가비트 PHY 개발

Synopsys는 스폰서 블로그 형식으로 게시된 자료를 통해 OIF-CEI-112G-LINEAR-PAM4 사양과 완전히 호환되는 112기가비트 PHY를 개발하고 있다고 밝혔다. 이는 인공지능 시스템 및 하이퍼스케일 데이터센터 연결에서 전력 비용, 지연 시간 및 발열을 줄이는 것을 목표로 한다.

이러한 움직임은 수천 개의 가속기가 동시에 작동하는 인공지능 클러스터의 확장 및 의존도 증가와 함께 나타났다. 이러한 환경에서는 시스템 구성 요소 간 연결이 성능과 전력 소비에 영향을 미치는 요인이 되며, 특히 애플리케이션이 800기가비트 및 1.6테라비트 속도로 전환하면서 그 영향이 커지고 있다. 자료에 따르면 인터커넥트는 데이터센터 전체 전력의 약 27%를 소비하며, 이 수치는 2010년 이후 46배 증가했다.

신호 처리를 호스트 SerDes로 이전

기존 광 모듈은 일반적으로 신호 처리를 위해 모듈 내부에 리타이머와 디지털 신호 처리기(DSP)를 사용한다. 이러한 구성 요소는 각 연결에 전력 소비, 지연 시간, 발열 및 비용을 추가한다. 반면 선형 광학 방식은 신호 처리를 호스트 SerDes로 이전하고, 광 모듈 내부에는 선형 드라이버, 변조기, 광다이오드 및 트랜스임피던스 증폭기(TIA)와 같은 핵심 구성 요소를 유지한다.

자료에 따르면 이 설계는 리타이밍 기반 기존 광 모듈과 비교해 최대 50%의 전력 절감 효과를 낼 수 있다. 또한 처리 단계를 줄여 지연 시간을 낮추고, 인공지능 가속기가 밀집된 랙의 발열을 제한할 수 있으며, 구성 요소 수와 잠재적 고장 지점을 줄여 시스템을 단순화할 수 있다.

그러나 모듈에서 DSP를 제거한다고 해서 처리 부담이 사라지는 것은 아니다. 처리의 일부가 호스트 PHY로 이전되기 때문이다. 따라서 이 구성 요소는 서로 다른 공급업체의 제품 간 상호 운용성에 필요한 표준을 준수하면서 실제 채널 조건에서 강력한 신호 무결성, 효과적인 이퀄라이제이션 및 신뢰할 수 있는 데이터 복구를 제공해야 한다.

112기가비트에서의 적합성 테스트

OIF-CEI-112G-LINEAR-PAM4 사양은 PAM4를 사용해 53기가보드에서 레인당 112기가비트의 선형 연결을 위한 전기적 한계, 테스트 지점 및 적합성 방법을 규정한다. 자료는 이러한 요구 사항의 표준화가 호스트와 모듈의 각 조합에 대해 별도의 맞춤 설정과 검증을 수행해야 할 필요성을 줄인다고 설명한다. 이는 대규모로 적용하기 어려운 작업이다.

송신 측에서 Synopsys가 제시한 특성화 결과는 표준 테스트 조건에서 강력한 신호 무결성을 보여주었다. 회사는 전압 변조 진폭, 지터 및 아이 개방률 지표가 CEI 사양에서 정한 한계를 충족했으며, 여러 온도 범위에서 일부 경우에는 이를 초과했다고 밝혔다.

수신 측에서는 지터 내성 테스트를 통해 주입된 정현파 지터와 실제 채널 영향이 존재하는 상황에서도 수신기가 데이터를 복구할 수 있는 능력을 확인했다. Synopsys는 이러한 결과가 비트 오류와 재전송을 줄이고 부하가 걸린 상태에서 연결 안정성을 유지할 가능성과 관련이 있다고 설명했다. 이는 인공지능 및 머신러닝 네트워크에 중요한 요소다.

더 높은 속도와 패키지 통합 광학으로의 확장

Synopsys는 테스트 결과가 112기가비트 PHY의 사양 적합성을 확인하고, 연결 전반의 신호 무결성을 유지하면서 DSP 없이 호스트와 모듈 간 통신이 가능함을 입증한다고 밝혔다. 이 PHY는 MAC 및 PCS 컨트롤러, MACsec 보안 기술, 검증용 IP 블록을 포함하는 보다 광범위한 생태계의 일부다. 또한 PCIe 6.x 및 7.0, CXL, UALink, 칩렛 간 연결, 메모리 인터페이스 및 기본 IP를 포괄하는 HPC IP 포트폴리오와 함께 제공된다.

자료에 따르면 광 인터커넥트 포럼 OIF는 레인당 224기가비트 속도의 CEI-224G-Linear 작업을 시작했으며, CEI-224G-LR/MR 초안 2건은 회원 검토를 받고 있다. 또한 3.2테라비트 및 6.4테라비트 연결을 위한 전기 인터페이스를 목표로 하는 CEI-448G 프로젝트 2건의 범위도 정해지고 있다.

출처는 이러한 흐름을 패키지와 함께 통합되는 광학 기술인 CPO의 등장과 연결한다. CPO에서는 구리 경로를 제거하기 위해 광 엔진을 스위칭 칩 옆에 통합한다. 자료는 새로운 PHY의 상용 공급 여부나 구체적인 라이선스 조건을 언급하지 않으므로, 이용 가능한 정보는 제품의 호환성, 특성화 결과 및 기술적 확장성으로 제한된다.

뉴스 출처
Semiconductor Engineering
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