Synopsys hat laut einem als Sponsored-Blog veröffentlichten Beitrag die Entwicklung dessen bekannt gegeben, was das Unternehmen als den ersten vollständig mit der Spezifikation OIF-CEI-112G-LINEAR-PAM4 kompatiblen 112-Gigabit-PHY bezeichnet. Der Schritt zielt darauf ab, den Energieverbrauch, die Latenz, die Wärmeentwicklung und die Kosten in Verbindungen von KI-Systemen und Hyperscale-Rechenzentren zu senken.
Dieser Schritt erfolgt vor dem Hintergrund wachsender KI-Cluster, die auf Tausenden gleichzeitig arbeitenden Beschleunigern basieren. In diesen Umgebungen werden die Verbindungen zwischen den Systemkomponenten zu einem leistungs- und energieverbrauchsrelevanten Faktor, insbesondere da Anwendungen auf Geschwindigkeiten von 800 Gigabit und 1,6 Terabit umsteigen. Dem Beitrag zufolge entfallen etwa 27 % des gesamten Energieverbrauchs von Rechenzentren auf Interconnects; dieser Wert ist seit 2010 um das 46-Fache gestiegen.
Verlagerung der Signalverarbeitung auf den Host-SerDes
Herkömmliche optische Module setzen in der Regel auf Retimer und digitale Signalprozessoren (DSPs) innerhalb des Moduls zur Signalverarbeitung. Diese Komponenten erhöhen bei jeder Verbindung den Energieverbrauch, die Latenz, die Wärmeentwicklung und die Kosten. Der Ansatz der linearen Optik verlagert die Signalverarbeitung dagegen auf den Host-SerDes. Im optischen Modul verbleiben die grundlegenden Komponenten, etwa lineare Treiber, Modulatoren, Fotodioden und Transimpedanzverstärker (TIA).
Dem Beitrag zufolge kann dieses Design im Vergleich zu herkömmlichen retimerbasierten optischen Modulen eine Energieeinsparung von bis zu 50 % ermöglichen. Außerdem kann es durch die Verringerung der Verarbeitungsschritte die Latenz reduzieren und die Wärmeentwicklung in dicht bestückten Racks mit KI-Beschleunigern begrenzen. Hinzu kommt eine Vereinfachung des Systems durch eine geringere Zahl von Komponenten und potenziellen Fehlerstellen.
Die Entfernung des DSP aus dem Modul beseitigt die Verarbeitungslast jedoch nicht; ein Teil davon wird auf den Host-PHY verlagert. Daher muss diese Komponente eine hohe Signalintegrität, eine effektive Entzerrung und eine zuverlässige Datenwiederherstellung unter realen Kanalbedingungen bieten und zugleich die für die Interoperabilität zwischen Produkten verschiedener Anbieter erforderlichen Standards einhalten.
Konformitätstests bei 112 Gigabit
Die Spezifikation OIF-CEI-112G-LINEAR-PAM4 legt elektrische Grenzwerte, Testpunkte und Konformitätsverfahren für lineare Verbindungen mit 112 Gigabit pro Lane bei 53 Gbaud unter Verwendung von PAM4 fest. Dem Beitrag zufolge reduziert die Vereinheitlichung dieser Anforderungen den Bedarf an kundenspezifischer Abstimmung und einer separaten Validierung jeder Host-Modul-Kombination, was sich in großem Maßstab nur schwer umsetzen lässt.
Auf der Sendeseite zeigten die von Synopsys vorgestellten Charakterisierungsergebnisse unter standardisierten Testbedingungen eine hohe Signalintegrität. Das Unternehmen erklärte, dass Kennwerte wie Modulationsspannungsamplitude, Jitter und Augenöffnung die in der CEI-Spezifikation festgelegten Grenzwerte erreichten und sie in einigen Fällen über mehrere Temperaturbereiche hinweg übertrafen.
Auf der Empfangsseite bestätigten Jitter-Toleranztests die Fähigkeit des Empfängers, Daten bei injiziertem sinusförmigem Jitter und realen Kanaleinflüssen wiederherzustellen. Synopsys bringt diese Ergebnisse mit einer möglichen Verringerung von Bitfehlern und Übertragungswiederholungen sowie der Aufrechterhaltung einer stabilen Verbindung unter hoher Belastung in Verbindung. Dies sind wichtige Faktoren für KI- und Machine-Learning-Netzwerke.
Ausweitung auf höhere Geschwindigkeiten und Co-Packaged Optics
Synopsys zufolge bestätigen die Testergebnisse die Konformität des 112-Gigabit-PHY mit der Spezifikation und belegen die Möglichkeit einer Verbindung zwischen Host und Modul ohne DSP bei gleichzeitiger Wahrung der Signalintegrität über die Verbindung. Dieser PHY ist Teil eines umfassenderen Portfolios, das MAC- und PCS-Controller, die MACsec-Sicherheitstechnologie, IP-Blöcke für die Verifikation sowie das HPC-IP-Portfolio umfasst. Letzteres deckt PCIe 6.x und 7.0, CXL, UALink, Chiplet-Interconnects, Speicherschnittstellen und Basis-IP ab.
Dem Beitrag zufolge hat das Optical Internetworking Forum (OIF) mit der Arbeit an CEI-224G-Linear mit 224 Gigabit pro Lane begonnen, während die Entwürfe CEI-224G-LR/MR von den Mitgliedern geprüft werden. Außerdem wird der Umfang von zwei Projekten für einen CEI-448G-Rahmen festgelegt, der elektrische Schnittstellen für Verbindungen mit 3,2 Terabit und 6,4 Terabit zum Ziel hat.
Die Quelle bringt diese Entwicklung mit dem Aufkommen von Co-Packaged Optics (CPO) in Verbindung, bei denen optische Engines neben den Switch-Chips integriert werden, um den Kupferpfad zu entfernen. Der Beitrag nennt keine Einzelheiten zur kommerziellen Verfügbarkeit des neuen PHY oder zu seinen spezifischen Lizenzbedingungen. Daher beschränken sich die verfügbaren Informationen auf die Kompatibilität, die Charakterisierungsergebnisse und die technische Weiterentwicklung des Produkts.