Synopsys, según un material publicado en formato de entrada de blog patrocinada, anunció el desarrollo de lo que describe como el primer PHY de 112 gigabits totalmente compatible con la especificación OIF-CEI-112G-LINEAR-PAM4, en un paso dirigido a reducir el coste energético, la latencia y el calor en los enlaces de sistemas de inteligencia artificial y centros de datos hiperescalables.
Este paso se produce con la expansión de los clústeres de inteligencia artificial y su dependencia de miles de aceleradores que funcionan de forma sincronizada. En estos entornos, los enlaces entre los componentes del sistema se convierten en un factor que influye en el rendimiento y el consumo de energía, especialmente a medida que las aplicaciones avanzan hacia velocidades de 800 gigabits y 1,6 terabits. El material señala que las interconexiones consumen aproximadamente el 27 % de la energía total de los centros de datos, y que esta cifra ha crecido 46 veces desde 2010.
Trasladar el procesamiento de señales al SerDes del host
Los módulos ópticos tradicionales suelen depender de retimers y procesadores digitales de señales DSP dentro del módulo para procesar la señal. Estos componentes añaden consumo de energía, latencia, calor y coste a cada enlace. En cambio, el enfoque de la óptica lineal traslada el procesamiento de señales al SerDes del host, manteniendo dentro del módulo óptico los componentes básicos, como los controladores lineales, los moduladores, los fotodiodos y los amplificadores de transimpedancia, o TIA.
Según el material, este diseño puede lograr una reducción de hasta el 50 % en el consumo de energía frente a los módulos ópticos tradicionales basados en retimers. También puede reducir la latencia al disminuir las etapas de procesamiento y limitar el calor en los racks densos de aceleradores de inteligencia artificial, además de simplificar el sistema al reducir el número de componentes y de posibles puntos de fallo.
Sin embargo, eliminar el DSP del módulo no elimina la carga de procesamiento; una parte de ella se traslada al PHY del host. Por ello, este componente debe proporcionar una sólida integridad de señal, una ecualización eficaz y una recuperación fiable de los datos en condiciones de canal reales, además de cumplir las normas necesarias para la interoperabilidad entre productos de distintos proveedores.
Pruebas de interoperabilidad a 112 gigabits
La especificación OIF-CEI-112G-LINEAR-PAM4 define límites eléctricos, puntos de prueba y métodos de conformidad para enlaces lineales a 112 gigabits por carril, a 53 gigabaudios mediante PAM4. El material sostiene que la estandarización de estos requisitos reduce la necesidad de ajustes personalizados y de una verificación independiente para cada combinación de host y módulo, algo difícil de aplicar a gran escala.
En el lado de transmisión, los resultados de caracterización presentados por Synopsys mostraron una sólida integridad de señal en condiciones de prueba normalizadas. La empresa afirmó que las métricas de amplitud de modulación de voltaje, jitter y apertura del ojo cumplieron los límites establecidos en la especificación CEI y los superaron en algunos casos a través de múltiples temperaturas.
En el lado de recepción, las pruebas de tolerancia al jitter confirmaron la capacidad del receptor para recuperar los datos en presencia de jitter sinusoidal inyectado y de efectos reales del canal. Synopsys relaciona estos resultados con la posibilidad de reducir los errores de bit y las retransmisiones, y de mantener la estabilidad del enlace bajo carga, factores importantes para las redes de inteligencia artificial y el aprendizaje automático.
Proyección hacia velocidades superiores y óptica integrada
Synopsys afirma que los resultados de las pruebas confirman la compatibilidad del PHY de 112 gigabits con la especificación y demuestran la posibilidad de conectar el host y el módulo sin DSP, manteniendo la integridad de la señal a través del enlace. Este PHY forma parte de un ecosistema más amplio que incluye módulos de control MAC y PCS, tecnología de seguridad MACsec y bloques IP de verificación, además de la cartera de IP HPC, que abarca PCIe 6.x y 7.0, CXL, UALink, interconexiones entre chiplets, interfaces de memoria e IP fundamental.
El material señala que el Optical Internetworking Forum OIF ha comenzado a trabajar en CEI-224G-Linear, a 224 gigabits por carril, mientras que los borradores CEI-224G-LR/MR están siendo revisados por los miembros. También se está definiendo el alcance de dos proyectos para un marco CEI-448G destinado a interfaces eléctricas para enlaces de 3,2 terabits y 6,4 terabits.
La fuente vincula esta trayectoria con la aparición de la óptica coempaquetada CPO, en la que los motores ópticos se integran junto a los chips de conmutación para eliminar el trayecto de cobre. El material no menciona detalles sobre la disponibilidad comercial del nuevo PHY ni sobre sus condiciones específicas de licencia, por lo que la información disponible se limita a la compatibilidad, los resultados de caracterización y la evolución técnica del producto.