Synopsys a annoncé, dans un contenu publié sous la forme d’un article de blog sponsorisé, avoir développé ce qu’elle décrit comme le premier PHY à 112 gigabits entièrement conforme à la spécification OIF-CEI-112G-LINEAR-PAM4, dans le but de réduire les coûts énergétiques, la latence et la chaleur dans les liaisons des systèmes d’intelligence artificielle et des centres de données hyperscale.
Cette initiative intervient alors que les clusters d’intelligence artificielle se développent et reposent sur des milliers d’accélérateurs fonctionnant simultanément. Dans ces environnements, les liaisons entre les composants du système deviennent un facteur déterminant des performances et de la consommation d’énergie, notamment avec le passage des applications à des débits de 800 gigabits et de 1,6 térabit. Le contenu indique que les interconnexions consomment environ 27 % de l’énergie totale des centres de données et que ce chiffre a été multiplié par 46 depuis 2010.
Transférer le traitement du signal vers le SerDes hôte
Les modules optiques traditionnels reposent généralement sur des modules de resynchronisation et des processeurs numériques du signal, ou DSP, intégrés au module pour traiter le signal. Ces composants ajoutent de la consommation d’énergie, de la latence, de la chaleur et des coûts à chaque liaison. L’approche de l’optique linéaire transfère quant à elle le traitement du signal vers le SerDes hôte, tout en conservant dans le module optique les composants essentiels, tels que les pilotes linéaires, les modulateurs, les photodiodes et les amplificateurs transimpédance, ou TIA.
Selon le contenu, cette conception peut permettre de réduire la consommation d’énergie jusqu’à 50 % par rapport aux modules optiques traditionnels fondés sur la resynchronisation. Elle peut également réduire la latence grâce à la diminution du nombre d’étapes de traitement et limiter la chaleur dans les racks denses d’accélérateurs d’intelligence artificielle, tout en simplifiant le système par la réduction du nombre de composants et de points de défaillance potentiels.
Mais le retrait du DSP du module n’élimine pas la charge de traitement ; une partie de celle-ci est transférée au PHY hôte. Ce composant doit donc fournir une forte intégrité du signal, une égalisation efficace et une récupération fiable des données dans les conditions réelles des canaux, tout en respectant les normes nécessaires à l’interopérabilité entre les produits de différents fournisseurs.
Tests de conformité à 112 gigabits
La spécification OIF-CEI-112G-LINEAR-PAM4 définit des limites électriques, des points de test et des méthodes de conformité pour les liaisons linéaires à 112 gigabits par voie, à 53 gigabauds en PAM4. Le contenu estime que l’uniformisation de ces exigences réduit la nécessité d’un réglage personnalisé et d’une vérification distincte pour chaque combinaison hôte-module, une démarche difficile à appliquer à grande échelle.
Du côté de la transmission, les résultats de caractérisation présentés par Synopsys ont montré une forte intégrité du signal dans les conditions d’essai normalisées. L’entreprise a déclaré que les mesures de l’amplitude de modulation de tension, de la gigue temporelle et de l’ouverture de l’œil avaient atteint les limites définies dans la spécification CEI et les avaient dépassées dans certains cas, sur plusieurs plages de température.
Du côté de la réception, les tests de tolérance à la gigue temporelle ont confirmé la capacité du récepteur à récupérer les données en présence d’une gigue sinusoïdale injectée et d’effets réels du canal. Synopsys relie ces résultats à une réduction potentielle des erreurs sur les bits et des retransmissions, ainsi qu’au maintien de la stabilité de la liaison sous pression, des facteurs importants pour les réseaux d’intelligence artificielle et de machine learning.
Une évolution vers des débits plus élevés et une optique intégrée
Synopsys affirme que les résultats des tests confirment la conformité du PHY à 112 gigabits avec la spécification et démontrent la possibilité d’une connexion entre l’hôte et le module sans DSP, tout en préservant l’intégrité du signal sur la liaison. Ce PHY s’inscrit dans un écosystème plus large comprenant des blocs MAC et PCS, la technologie de sécurité MACsec, des blocs IP de vérification, ainsi qu’un portefeuille HPC IP couvrant PCIe 6.x et 7.0, CXL, UALink, les interconnexions entre chiplets, les interfaces mémoire et l’IP fondamentale.
Le contenu indique que l’Optical Internetworking Forum, ou OIF, a commencé à travailler sur le CEI-224G-Linear à 224 gigabits par voie, tandis que les projets CEI-224G-LR/MR font l’objet d’un examen par les membres. Le périmètre de deux projets pour le cadre CEI-448G est également en cours de définition, en vue d’interfaces électriques pour des liaisons à 3,2 térabits et 6,4 térabits.
La source associe cette trajectoire à l’émergence de l’optique co-packagée, ou CPO, dans laquelle les moteurs optiques sont intégrés à proximité des puces de commutation afin de supprimer le chemin en cuivre. Le contenu ne fournit aucun détail sur la disponibilité commerciale du nouveau PHY ni sur ses conditions de licence ; les informations disponibles se limitent donc à la conformité, aux résultats de caractérisation et à l’évolution technique du produit.