Synopsys 根据一篇以赞助商博客形式发布的材料，公布了其开发的一款产品，并称其为首款完全符合 OIF-CEI-112G-LINEAR-PAM4 规范的 112 千兆比特 PHY，旨在降低人工智能系统和超大规模数据中心连接中的功耗、延迟、热量及成本。
随着人工智能集群不断扩展，并依赖数千个同步运行的加速器，这一举措应运而生。在这些环境中，系统组件之间的连接会影响性能和功耗，尤其是在应用转向 800 千兆比特和 1.6 太比特速率的情况下。材料指出，互连约占数据中心总能耗的 27%，这一数字自 2010 年以来增长了 46 倍。
将信号处理转移至主机 SerDes
传统光模块通常依靠模块内部的重定时器和数字信号处理器 DSP 来处理信号。这些组件会为每条连接增加功耗、延迟、热量和成本。而线性光学方案则将信号处理转移至主机 SerDes，同时在光模块内部保留线性驱动器、调制器、光电二极管以及跨阻放大器，即 TIA 等基本组件。
根据材料，这种设计相比依赖重定时器的传统光模块，功耗最多可降低 50%。由于减少了处理阶段，它还可能降低延迟，并减少人工智能加速器高密度机架中的热量；此外，通过减少组件数量和潜在故障点，还可简化系统。
不过，从模块中移除 DSP 并不意味着处理负担消失；其中一部分负担会转移至主机 PHY。因此，该组件必须提供强大的信号完整性、有效的均衡能力，以及在实际信道条件下可靠的数据恢复能力，同时遵守不同供应商产品实现互操作所需的标准。
112 千兆比特下的合规测试
OIF-CEI-112G-LINEAR-PAM4 规范规定了每通道 112 千兆比特线性连接的电气限制、测试点和合规方法，采用 PAM4，速率为 53 千兆波特。材料认为，统一这些要求可以减少定制调试的需求，以及针对每种主机与模块组合分别进行验证的需要，而后者难以大规模实施。
在发送端，Synopsys 展示的表征结果表明，在标准测试条件下具有较强的信号完整性。该公司表示，电压调制幅度、时序抖动和眼图张开度等指标均达到 CEI 规范规定的限值，并在多个温度范围内的部分情况下超过了这些限值。
在接收端，抖动容限测试证实，接收器在存在注入正弦抖动和实际信道影响的情况下仍具备恢复数据的能力。Synopsys 将这些结果与降低比特错误和重传的可能性，以及在压力条件下保持连接稳定性联系起来；这些因素对于人工智能和机器学习网络十分重要。
迈向更高速度和共封装光学
Synopsys 表示，测试结果确认了 112 千兆比特 PHY 符合该规范，并证明了在不使用 DSP 的情况下实现主机与模块之间通信、同时保持连接信号完整性的可行性。该 PHY 属于更广泛的产品体系，其中包括 MAC 和 PCS 控制器、MACsec 安全技术、验证 IP 模块，以及覆盖 PCIe 6.x、7.0、CXL、UALink、芯粒间连接、内存接口和基础 IP 的 HPC IP 产品组合。
材料指出，光互连论坛 OIF 已开始开展 CEI-224G-Linear 工作，目标是实现每通道 224 千兆比特的速率；与此同时，CEI-224G-LR/MR 两份草案正在接受成员审查。此外，CEI-448G 框架下两个项目的范围也在制定中，目标是用于 3.2 太比特和 6.4 太比特连接的电气接口。
消息来源将这一发展方向与共封装光学 CPO 的出现联系起来。在 CPO 中，光引擎被集成在交换芯片旁边，以消除铜质路径。材料没有提及新 PHY 的商业供应情况或具体许可条款，因此现有信息仅限于产品的兼容性、表征结果及其技术演进方向。