La fotónica en los sistemas de chiplets ya no es simplemente un medio para sustituir las conexiones de cobre y aumentar el ancho de banda. Cuanto más cerca está el chip fotónico del procesador, menor es la distancia de la señal y el consumo de energía, pero, a cambio, aumenta la sensibilidad del sistema al calor, al estrés mecánico, a la interferencia electromagnética y a los problemas de verificación. Como resultado, integrar la luz dentro del encapsulado se ha convertido en una cuestión de diseño conjunto que abarca el chip, el encapsulado, las conexiones y la red de comunicación dentro del sistema.
Las empresas de semiconductores avanzan actualmente hacia la colocación de circuitos fotónicos integrados (PIC) en el mismo encapsulado que los procesadores de alto rendimiento, los conmutadores de red y los chips de memoria, dentro de las tendencias de la óptica coempaquetada (CPO). Asimismo, las arquitecturas de chips fotónicos han comenzado a aparecer en diseños iniciales para centros de datos de inteligencia artificial. La fuente señala que la existencia de prototipos, patentes especializadas y diseños comerciales iniciales refleja el paso de la tecnología del ámbito de la investigación a una etapa más cercana a la preparación práctica.
De las conexiones extraíbles a la integración dentro del encapsulado
TSMC presentó la arquitectura Compact Universal Photonic Engine, conocida por la abreviatura COUPE, como un marco abierto para producir chips fotónicos a gran escala. En lugar de colocar el chip de control electrónico (EIC) y el chip fotónico (PIC) uno al lado del otro sobre un sustrato, la arquitectura utiliza un apilamiento vertical en el que el chip de control se sitúa sobre el chip fotónico, con un enlace híbrido de cobre a cobre en lugar de las tradicionales bolas de soldadura.
Según TSMC, esta disposición reduce la distancia de transmisión de la señal, disminuye la resistencia parásita eléctrica hasta un nivel cercano a cero y puede reducir el consumo de energía de la transmisión de datos hasta un 85%, además de mejorar el aprovechamiento del espacio en servidores de clústeres de inteligencia artificial de alta densidad. Sin embargo, estas ventajas eléctricas colocan los circuitos de control calientes demasiado cerca de componentes ópticos sensibles al calor, por lo que la proximidad se convierte en una nueva fuente de complejidad.
En los diseños 2.5D, los chips de procesamiento y memoria, la interfaz electrónica y la fotónica se colocan uno al lado del otro sobre un interposer de silicio, un sustrato orgánico o una capa avanzada de redistribución. Este enfoque es más maduro y menos arriesgado, y también permite reutilizar el chip fotónico con diferentes chips de procesamiento. Sin embargo, la longitud de la conexión entre EIC y PIC añade capacitancia e inductancia parásitas que limitan la velocidad de funcionamiento de los moduladores.
En cambio, el apilamiento tridimensional, mediante enlaces híbridos o conexiones microscópicas, acorta la conexión eléctrica entre los circuitos de control y los moduladores y fotodetectores de milímetros a micrómetros. Esto permite tasas de baudios más altas, una tensión de control menor y menos energía por bit, pero hace más difícil el diseño térmico y mecánico. Las hojas de ruta de la óptica coempaquetada de entidades como Intel, TSMC, Ayar Labs y Broadcom avanzan en esta dirección.
El calor no es solo un problema de rendimiento
El índice de refracción del silicio cambia con la temperatura, lo que puede modificar la fase óptica y la longitud de onda central de los dispositivos resonantes. Según el material, los pequeños anillos de silicio pueden desplazarse aproximadamente entre 70 y 80 picómetros por cada grado Celsius. Por ello, un circuito fotónico puede seguir conectado eléctricamente y funcionar lógicamente, pero perder su rendimiento óptico porque la resonancia ya no es compatible con las longitudes de onda del láser.
El problema aumenta en el apilamiento vertical, donde los circuitos SerDes y de control pueden disipar varios vatios a micrómetros de resonadores que deben mantenerse dentro de un estrecho intervalo térmico. La eficiencia, la potencia, la longitud de onda y la vida útil del láser también dependen de la temperatura. Las diferencias de expansión térmica entre el silicio, los sustratos orgánicos, el vidrio, el cobre, los adhesivos, los semiconductores III–V y las fibras de comunicación añaden tensiones que pueden afectar al chip o a la alineación.
Por esta razón, no basta con refrigerar únicamente el procesador. El diseño térmico debe incluir el apilamiento de chips, el interposer, el sustrato, la tapa, los materiales de interfaz térmica, la placa fría, los conectores ópticos, el guiado de las fibras y el entorno de flujo de aire o de refrigeración líquida. Los chips fotónicos pueden utilizar calentadores, sensores y mecanismos de ajuste activos para compensar la deriva, pero estos mecanismos añaden circuitos de control y estados operativos que deben verificarse.
La brecha de verificación en la interfaz óptica
Las interfaces eléctricas como UCIe cuentan con contratos y protocolos que pueden analizarse mediante métodos de verificación formal, incluida la demostración de la ausencia de estados de bloqueo y de violaciones del protocolo. Sin embargo, el sistema óptico situado detrás de esta interfaz no disfruta del mismo nivel de especificaciones y disciplina, según Ashish Darbari, director ejecutivo de Axiomise. Aquí aparece una brecha importante: la interfaz eléctrica puede estar formalmente verificada, mientras que los comportamientos de la parte fotónica, los límites térmicos, el mecanismo de ajuste y las probabilidades de error están menos definidos.
Esto se vuelve más delicado porque un error en el algoritmo de ajuste térmico puede parecer en el campo un fallo físico de los componentes. Por ello, la fuente propone tratar el sistema como un contrato de tipo «asunción y garantía»: el encapsulado garantiza un intervalo térmico determinado y el bucle de ajuste garantiza alcanzar un estado estable dentro de ese intervalo. En cuanto a la lógica de control digital, las interfaces UCIe y las máquinas de estados, pueden someterse a las herramientas de verificación formal disponibles actualmente.
¿Qué cambia en la práctica para los diseñadores de sistemas?
La lección más importante es que la ubicación de la fotónica no debería decidirse después de elegir el componente. Darbari propone comenzar por el patrón de movimiento de datos y determinar después si el cuello de botella se encuentra en los límites del encapsulado, a nivel del rack o entre racks. Guillaume Boillet, de Arteris, considera que el chip fotónico puede aparecer ante la red interna como un extremo de alto ancho de banda, pero la red debe ser capaz de alimentarlo a la velocidad requerida.
La lectura propuesta recomienda definir primero los presupuestos de ancho de banda, latencia y energía, clasificar el movimiento de datos en flujos sensibles al orden y a la coherencia y otros flujos grandes y continuos, y determinar después qué conexiones necesitan realmente salir del encapsulado. Solo entonces la elección de CPO, NPO o del tipo de chip fotónico se convierte en una decisión lógica. También deben incluirse la verificación térmica y las interfaces electroópticas en los trabajos de arquitectura, en lugar de posponerlas hasta la fase de aprobación final.
Esta perspectiva no significa que la fotónica vaya a sustituir al cobre en todas partes. La propuesta atribuida a Jensen Huang resume la tendencia con la frase: utilizar la óptica donde sea necesaria y el cobre siempre que sea posible. Según el material, el cobre sigue siendo adecuado para las distancias cortas dentro del rack o del encapsulado, mientras que la óptica ofrece ventajas en las conexiones entre encapsulados y racks, y en las distancias en las que las conexiones eléctricas se vuelven costosas en términos de energía y ancho de banda. El cambio real es que esta decisión ya no es una decisión de redes posterior al diseño del silicio; se ha convertido en una restricción arquitectónica en la que el procesamiento, el encapsulado y la interconexión deben participar desde el principio.