Suivez les dernières actualités, explications et histoires technologiques associées.
La capacité de production des substrats ne suffit plus à répondre aux besoins du packaging avancé ; la taille du boîtier, le nombre de couches, la précision des interconnexions et les fonctions intégrées rendent chaque conception plus proche d’un processus de fabrication spécialisé. Cela influe sur les matériaux, les équipements, la qualification et les sources d’approvisionnement, en particulier pour les boîtiers destinés à l’intelligence artificielle, au calcul haute performance, à l’optique intégrée et à l’automobile.
Selon une analyse de Semiconductor Engineering, l’expansion des charges de travail liées à l’intelligence artificielle ne dépend pas uniquement des capacités de calcul, mais exige aussi un stockage de plus haute densité et des technologies de conditionnement capables d’accueillir des puces NAND plus fines et des empilements plus élevés. L’interconnexion hybride, l’empilement de puces et le rôle des sociétés d’assemblage et de test externalisés apparaissent comme des facteurs décisifs pour transformer les promesses d’augmentation de la densité en produits fabricables.
L’industrie de l’encapsulation des semi-conducteurs étudie des matériaux à dilatation thermique négative capables de réduire les écarts entre la dilatation de la puce, du substrat et du matériau d’encapsulation environnant, un problème qui s’aggrave avec l’augmentation de la taille des boîtiers et des panneaux. Toutefois, l’adoption à grande échelle de ces matériaux reste conditionnée par leur capacité à fonctionner sur une large plage thermique, à se mélanger de manière homogène et à permettre le contrôle des impuretés.
Il ne suffit pas que le jumeau numérique reproduise la conception théorique du boîtier ; il doit rester synchronisé avec ce que les lignes de production fabriquent réellement, en reliant les données des puces, des matériaux, des fournisseurs et des tests. L’article révèle que le manque de contexte, l’interaction des effets physiques et la nécessité d’un étalonnage continu sont les principaux obstacles à la construction d’un jumeau numérique pour les boîtiers de puces avancés.