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Die Produktionskapazität von Substraten ist kein ausreichendes Kriterium mehr, um die Anforderungen der fortschrittlichen Verpackung zu erfüllen; Paketgröße, Schichtanzahl, Verbindungsdichte und integrierte Funktionen machen jedes Design eher zu einem spezialisierten Fertigungsprozess. Dies beeinflusst Materialien, Ausrüstung, Qualifizierung und Bezugsquellen, insbesondere bei Paketen für künstliche Intelligenz, Hochleistungsrechnen, integrierte Optik und Automobile.
Laut einer Analyse von Semiconductor Engineering hängt die Ausweitung der Belastungen durch künstliche Intelligenz nicht allein von den Rechenkapazitäten ab, sondern erfordert auch Speicher mit höherer Dichte und Verpackungstechnologien, die dünnere NAND-Chips und höhere Strukturen aufnehmen können. Als entscheidende Faktoren, um Versprechen zur Steigerung der Dichte in fertigungstaugliche Produkte umzusetzen, hebt der Artikel Hybrid-Bonding, das Stapeln von Dies sowie die Rolle externer Montage- und Testunternehmen hervor.
Die Halbleiterverpackungsindustrie untersucht Materialien mit negativer Wärmeausdehnung, die die Unterschiede zwischen der Ausdehnung von Chip, Substrat und umgebendem Mold-Compound verringern können – ein Problem, das sich mit zunehmenden Package- und Panelgrößen verschärft. Eine breite Einführung dieser Materialien hängt jedoch weiterhin davon ab, ob sie über einen großen Temperaturbereich funktionieren, sich homogen vermischen lassen und Verunreinigungen kontrolliert werden können.
Es reicht nicht aus, dass der digitale Zwilling das theoretische Design des Packages nachbildet; er muss mit dem synchron bleiben, was die Produktionslinien tatsächlich herstellen, und dabei Daten zu Chips, Materialien, Lieferanten und Tests verknüpfen. Der Artikel zeigt, dass fehlender Kontext, das Zusammenwirken physikalischer Einflüsse und der Bedarf an kontinuierlicher Kalibrierung die wichtigsten Hindernisse beim Aufbau eines digitalen Zwillings für fortschrittliche Chip-Packages sind.