Chips e semicondutores

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Materiais de expansão térmica negativa oferecem um caminho para reduzir o empenamento de pacotes de chips

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Materiais de expansão térmica negativa oferecem um caminho para reduzir o empenamento de pacotes de chips

A indústria de encapsulamento de semicondutores explora materiais com expansão térmica negativa que podem reduzir as diferenças entre a expansão do die, do substrato e do molde circundante, um problema que se agrava com o aumento dos tamanhos dos pacotes e das placas. No entanto, a adoção ampla desses materiais ainda depende de sua capacidade de operar em uma ampla faixa térmica, de se misturar de forma homogênea e de permitir o controle de impurezas.

2026-09-17

Por que é difícil construir um gêmeo digital confiável para o encapsulamento avançado de chips?

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Por que é difícil construir um gêmeo digital confiável para o encapsulamento avançado de chips?

Não basta que o gêmeo digital simule o projeto teórico do pacote; ele deve permanecer sincronizado com o que as linhas de produção realmente fabricam, conectando dados de chips, materiais, fornecedores e testes. O artigo revela que a falta de contexto, a interação entre efeitos físicos e a necessidade de calibração contínua são os principais obstáculos à construção de um gêmeo digital para pacotes avançados de chips.

2026-09-17

A análise térmica passa do nível do transistor para a arquitetura do data center

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A análise térmica passa do nível do transistor para a arquitetura do data center

A crescente densidade de energia e a complexidade dos projetos de chiplets fazem do calor uma restrição arquitetônica que deve ser considerada desde os estágios iniciais, e não apenas um teste posterior no nível do chip. Especialistas da Synopsys, Silvaco, Vinci, Keysight EDA e Siemens EDA consideram que a modelagem multifísica e os gêmeos digitais se tornaram essenciais para conectar o chip ao pacote, à placa e ao sistema.

2026-09-15

Por que o codesign entre hardware e software ainda está distante apesar da ascensão da inteligência artificial?

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Por que o codesign entre hardware e software ainda está distante apesar da ascensão da inteligência artificial?

Opiniões de especialistas de empresas de EDA e de semicondutores mostram que a integração do desenvolvimento de hardware e software enfrenta obstáculos organizacionais e técnicos, desde diferenças entre equipes e ferramentas até a dificuldade de simular cargas de trabalho completas. A inteligência artificial pode ajudar a escrever RTL e software, mas ainda não dispõe de contexto suficiente para tomar decisões arquitetônicas complexas.

2026-09-15

Modelo prevê a cura do material de preenchimento e sua resistência térmica em embalagens avançadas

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Modelo prevê a cura do material de preenchimento e sua resistência térmica em embalagens avançadas

Um estudo do qual participaram pesquisadores do NIST, da UCSD e de outras instituições apresentou um modelo para medir a evolução da cura de um material epóxi altamente preenchido e estimar sua capacidade de suportar o calor em aplicações de embalagem avançada de chips. Os resultados relacionam a análise térmica à modelagem cinética para melhorar a avaliação da confiabilidade durante a fabricação e o serviço.

2026-09-11

REACH propõe uma arquitetura de menor custo para proteger a HBM contra erros de memória durante a inferência de modelos de IA

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REACH propõe uma arquitetura de menor custo para proteger a HBM contra erros de memória durante a inferência de modelos de IA

Pesquisadores do Rensselaer Polytechnic Institute e da IBM apresentaram a arquitetura REACH para gerenciar códigos de correção de erros de longo alcance dentro de um controlador HBM, com o objetivo de reduzir o custo de decodificação em cargas de trabalho de inferência de grandes modelos de linguagem. A ideia utiliza códigos internos para erros comuns e um código externo para corrigir partes conhecidas como apagadas.

2026-09-11

Por que os osciladores de anel não são suficientes para entender o comportamento de chips avançados?

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Por que os osciladores de anel não são suficientes para entender o comportamento de chips avançados?

O artigo explica como monitores de processo personalizados, apoiados por análises que levam em conta o projeto do circuito, podem passar do monitoramento de desvios de medição para a inferência dos fatores responsáveis pela mudança no comportamento do silício. O texto apresenta a estrutura Global Variation Process Detector como uma alternativa escalável à dependência de uma única leitura de frequência.

2026-09-10

Por que a espessura do filme, por si só, não é suficiente para controlar resistores de SiCr em chips BCD?

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Por que a espessura do filme, por si só, não é suficiente para controlar resistores de SiCr em chips BCD?

Um material técnico da Onto Innovation explica que medir a espessura de filmes de SiCr não revela todas as diferenças de estrutura e propriedades que afetam o desempenho de resistores em chips BCD. O material apresenta o uso da tecnologia de ultrassom picosegundo juntamente com a medição simultânea de refletância para monitorar alterações no processo de deposição, especialmente as relacionadas ao fluxo de gás N₂.

2026-09-10

Aceleradores de IA de 1 quilowatt redefinem o significado da verificação da confiabilidade

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Aceleradores de IA de 1 quilowatt redefinem o significado da verificação da confiabilidade

Operar no nível de 1 quilowatt não representa uma única condição de teste, pois os riscos variam conforme a carga, a localização do calor, a duração da operação e o caminho de fornecimento de energia. Uma análise da Semiconductor Engineering considera que a verificação deve incluir o chip, o encapsulamento, o sistema de teste e os dados de campo, e não apenas a detecção de falhas elétricas.

2026-09-10

Abaixo de 2 nm, as fronteiras entre as etapas de fabricação de chips desaparecem

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Abaixo de 2 nm, as fronteiras entre as etapas de fabricação de chips desaparecem

A transição para nós de fabricação abaixo de 2 nm leva à integração das funções de teste, medição, inspeção e fabricação, com o aumento da sensibilidade dos chips a variações e defeitos. Uma análise da Semiconductor Engineering indica que o gerenciamento de dados ao longo do ciclo de vida do chip, do projeto à operação, tornou-se uma condição para manter o rendimento e a confiabilidade.

2026-09-10

Três pesquisas visam gargalos nas interconexões de chips, nos circuitos de SiC e na computação dentro da memória

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Três pesquisas visam gargalos nas interconexões de chips, nos circuitos de SiC e na computação dentro da memória

Pesquisas recentes de universidades de Singapura, Japão e Coreia do Sul apresentam três tecnologias para chips: uma camada de carbono ultrafina para isolar interconexões de cobre, transistores de SiC que operam acima de 600 graus Celsius e uma estrutura isolante que melhora a confiabilidade de transistores de canais verticais usados na computação dentro da memória.

2026-09-08

Kioxia apresenta tecnologias de flash e CXL para aliviar a pressão da memória nos centros de dados de inteligência artificial

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Kioxia apresenta tecnologias de flash e CXL para aliviar a pressão da memória nos centros de dados de inteligência artificial

Durante o evento FMS, a Kioxia apresentou tecnologias baseadas em flash de baixa latência e módulos de memória conectados por CXL para ampliar a capacidade de memória nos centros de dados de inteligência artificial, onde a DRAM se tornou um componente caro e de fornecimento limitado. A empresa também apresentou novas gerações de XL-FLASH e BiCS FLASH, com melhorias na capacidade e na eficiência energética.

2026-09-04