チップおよび半導体

プロセッサ、GPUユニット、ハードウェア上の人工知能、チップ製造、業界ニュース。

110 記事

チップおよび半導体

Huawei、AI能力拡大に向けたAscendチップとAtlasアーキテクチャのロードマップを発表

Huaweiは、AIモデルの学習と実行に特化した新しいAscendチップとAtlas SuperPoDシステムを発表し、2027年から2029年にかけての投入予定を示した。この計画には光接続アーキテクチャが含まれており、同社は新アーキテクチャによって、同等の微細化に依存せず、2031年までに1.4ナノメートルプロセスのチップに相当する性能を実現できる可能性があると述べている。

2026-09-17

チップおよび半導体

ボーダフォン・エジプト、ネットワークサイトでEricsson RAN Processor 6672の商用利用を開始

ボーダフォン・エジプトは、AIワークロードの実行と5Gネットワークのサポートをネットワークサイト内で直接行うよう設計されたEricsson RAN Processor 6672の商用利用を開始した。エリクソンによると、このプロセッサは従来世代と比較して処理容量を4倍に高め、消費電力を50%以上削減する。

2026-09-17

チップおよび半導体

AI時代のストレージ問題がチップパッケージングの課題へと変化

Semiconductor Engineeringの分析によると、AIワークロードの拡大はコンピューティング能力だけに依存するものではなく、より高密度なストレージと、より薄いNANDダイや高層構造に対応できるパッケージング技術を必要とする。ハイブリッドボンディング、ダイの積層、OSAT（半導体後工程受託企業）の役割が、密度向上の約束を製造可能な製品へと転換するための重要な要因として浮上している。

2026-09-17

チップおよび半導体

なぜ材料イノベーションがチップのスケーリング限界を乗り越えるための決定的要因になったのか？

Semiconductor Engineeringに掲載された分析は、半導体製造の将来が部品の微細化だけに依存するのではなく、シミュレーション、人工知能、そしてチップメーカーと装置・材料サプライヤー間の早期協力を用いた新材料の開発にかかっていると指摘している。分析では、ドライ製造プロセス、光接続、窒化ガリウム基板などの例を紹介している。

2026-09-17

チップおよび半導体

負の熱膨張材料、チップパッケージの反り低減への道筋を提示

半導体パッケージング業界では、パッケージやパネルの大型化に伴って深刻化する、ダイ、基板、周囲のモールド材の熱膨張差を低減できる負の熱膨張材料が研究されている。しかし、これらの材料を広く採用するには、広い温度範囲で機能すること、均一に混合できること、不純物を管理できることが条件となる。

2026-09-17

チップおよび半導体

先進チップパッケージ向けの信頼できるデジタルツインの構築が難しい理由

デジタルツインは、パッケージの理論上の設計を模倣するだけでは不十分であり、生産ラインが実際に製造するものと同期し続け、チップ、材料、サプライヤー、試験のデータを結び付けなければならない。本稿は、文脈の不足、物理的影響の相互作用、継続的な校正の必要性が、先進チップパッケージ向けデジタルツイン構築の主な障害であることを明らかにする。

2026-09-17

チップおよび半導体

米国中西部は統合型半導体エコシステムを構築できるのか？

IntelとSK hynixの投資、シカゴの量子プロジェクトが、米国中西部を半導体の新たな中心地へと変えようとしている。しかし、人材不足と資金調達の持続可能性が、この変化が真の産業エコシステムになるのか、一時的な投資ブームにとどまるのかを左右する。

2026-09-17

チップおよび半導体

なぜバスではもはやシステム・オン・チップを接続するのに不十分なのか？

SignatureIPの技術論文は、ユニット数の増加とワークロードの多様化、特に人工知能、自動車、チップレット設計における変化が、SoC設計を従来のバスやクロスバーから、NoCネットワークおよびディレクトリベースのコヒーレンシへと移行させていると説明している。

2026-09-16

チップおよび半導体

PCIeスイッチとリタイマーはAIインフラの拡張にどのように役立つか

本稿では、PCIeスイッチとリタイマーを組み合わせ、ローカルな拡張、サーバー間のスケールアウト、選択的なリソース共有を組み合わせたインフラを構築する方法を概説する。また、帯域幅、遅延、信号損失、電力、相互運用性を評価するための実践的な基準も示す。

2026-09-15

チップおよび半導体

熱解析はトランジスタレベルからデータセンターのアーキテクチャへ移行

エネルギー密度の上昇とチップレット設計の複雑化により、熱は後からチップレベルだけで試験する制約ではなく、初期段階から考慮すべきアーキテクチャ上の制約となっている。Synopsys、Silvaco、Vinci、Keysight EDA、Siemens EDAの専門家は、チップとパッケージ、ボード、システムを結び付けるために、マルチフィジックスモデリングとデジタルツインが不可欠になったと見ている。

2026-09-15

チップおよび半導体

AIの台頭にもかかわらず、ハードウェアとソフトウェアの協調設計が依然として遠いのはなぜか？

EDA企業および半導体企業の専門家の見解から、ハードウェアとソフトウェアの開発統合は、作業チームやツールの違いから完全なワークロードのシミュレーションの難しさに至るまで、組織的・技術的な障壁に直面していることが分かる。AIはRTLやソフトウェアの記述を支援できる可能性があるが、複雑なアーキテクチャ上の意思決定を行うための十分なコンテキストは、まだ備えていない。

2026-09-15

チップおよび半導体

高度充填エポキシアンダーフィルの硬化と熱耐性を予測するモデル

NIST、UCSDなどの研究者が参加した研究により、高度充填エポキシ材料の硬化の進展を測定し、先端半導体パッケージング用途における耐熱性を推定するモデルが示された。結果は、熱分析と速度論モデリングを結び付け、製造および使用中の信頼性評価を改善するものである。

2026-09-11

チップおよび半導体

REACH、大規模AIモデル推論中のメモリエラーからHBMを保護する低コストアーキテクチャを提案

Rensselaer Polytechnic InstituteとIBMの研究者らは、HBMコントローラー内で長スパンの誤り訂正符号を管理するREACHアーキテクチャを提案した。大規模言語モデルの推論ワークロードにおけるデコードコストの削減を目指している。この方式は、一般的なエラーには内符号を使用し、消去として既知の部分を修復するために外符号を使用する。

2026-09-11

チップおよび半導体

高度なチップの挙動を理解するには、なぜリングオシレーターだけでは不十分なのか？

本稿では、回路設計を考慮した分析によって支援される、プロセス向けの専用モニターが、測定値の偏差を監視する段階から、シリコンの挙動変化の背後にある要因を推定する段階へ、どのように移行できるかを説明する。本文では、単一の周波数読み取りに依存する方法に代わる、拡張可能な選択肢としてGlobal Variation Process Detectorを紹介する。

2026-09-10

チップおよび半導体

BCDチップのSiCr抵抗器の制御に、なぜ膜厚だけでは不十分なのか？

Onto Innovationの技術資料は、SiCr膜の膜厚測定だけでは、BCDチップの抵抗器の性能に影響する構造や特性のすべての違いを明らかにできないことを説明している。同資料では、堆積の変化、特にN₂ガス流量に関連する変化を検出するため、反射率の同時計測とピコ秒超音波技術を組み合わせて使用する方法を紹介している。

2026-09-10

チップおよび半導体

1キロワットのAIアクセラレーターが信頼性検証の意味を再定義する

1キロワットレベルでの動作は単一の試験状態を意味しない。負荷、発熱箇所、稼働時間、電力供給経路によってリスクは変化する。Semiconductor Engineeringの分析では、検証は電気的故障の検出だけでなく、チップ、パッケージ、試験システム、フィールドデータまで含める必要があるとされている。

2026-09-10

チップおよび半導体

2ナノメートル未満では、チップ製造工程間の境界が消える

2ナノメートル未満の製造ノードへの移行により、テスト、計測、検査、製造の役割が統合され、チップはばらつきや欠陥に対してより敏感になっている。Semiconductor Engineeringの分析は、歩留まりと信頼性を維持するには、設計から稼働までのチップのライフサイクル全体にわたるデータ管理が条件になったと指摘している。

2026-09-10

チップおよび半導体

サイレントデータエラーがプロセッサのテストとサーバーフリートの保守を再定義

プロセッサは従来の製造テストに合格しても、ログに明確な痕跡を残さず誤った計算結果を生成することがある。この問題により、データセンター業界ではテストをシステムおよびフリートのレベルへ拡張し、導入後もハードウェアを継続的に監視する動きが進んでいる。

2026-09-10