チップおよび半導体

プロセッサ、GPUユニット、ハードウェア上の人工知能、チップ製造、業界ニュース。

110 記事

チップ相互接続、SiC回路、インメモリーコンピューティングのボトルネックを狙う3つの研究

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チップ相互接続、SiC回路、インメモリーコンピューティングのボトルネックを狙う3つの研究

シンガポール、日本、韓国の大学による最新研究では、3つのチップ技術が紹介されている。銅配線の絶縁に用いる超薄型カーボン層、600℃超で動作するSiCトランジスター、インメモリーコンピューティングで使われる垂直チャネルトランジスターの信頼性を向上させる絶縁構造である。

2026-09-08

imec、A7ノード以降に向けたCFETトランジスタの主要製造モジュールを開発

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imec、A7ノード以降に向けたCFETトランジスタの主要製造モジュールを開発

imecは、CFETトランジスタの製造性を高める2つのモジュールを発表した。1つはバックサイド接続構造で、駆動電流を高め、下部デバイスへのアクセス抵抗を低減した。もう1つはdipole-middleを採用したゲート構造で、適切な熱予算内でしきい値電圧を調整できる。これらの結果は研究上の進展を示すものだが、CFETが大規模な商用生産に対応できることをまだ証明するものではない。

2026-09-01

NVIDIAの35億ドルのMediaTek投資がGPU市場の外での影響力を拡大

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NVIDIAの35億ドルのMediaTek投資がGPU市場の外での影響力を拡大

NVIDIAはMediaTekに35億ドルを投資する。この提携により、台湾企業であるMediaTekは、クラウド顧客やAI研究所向けのカスタムAIチップを設計し、NVIDIAの技術を採用したデータセンターに統合できるようになる。この取引は、大手テクノロジー企業が独自チップの開発に向かう中で、NVIDIAが中核的な地位を維持しようとする試みを示している。

2026-08-31

フォトニクスが相互接続チップシステムの設計を再定義する

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フォトニクスが相互接続チップシステムの設計を再定義する

プロセッサの近くにフォトニックチップを統合することで、消費電力の削減と帯域幅の向上が期待される一方、チップレット設計は熱・機械・電磁・光の各領域が協調する課題へと変わる。そのため、フォトニックチップの配置はもはや独立した決定ではなく、システム設計と完全な検証の一部となっている。

2026-08-31

Georgia Tech وSynopsysによる研究、2ナノメートルノード向けの3次元SRAMセルを提案

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Georgia Tech وSynopsysによる研究、2ナノメートルノード向けの3次元SRAMセルを提案

Georgia Institute of TechnologyとSynopsysの研究者らは、2ナノメートルノード向けに、モノリシック3次元設計を採用した6トランジスタSRAMセルを提案している。この設計では、バックエンド・オブ・ライン層にインジウム・ガリウム酸化物のパスゲートを使用する。研究では、高性能シリコンベースラインと比較して、サブアレイレベルで面積を25%削減し、書き込み時間を42.2%短縮したと報告されている。

2026-08-30

Georgia Techによる研究、MoEモデルのトレーニング中に光インターコネクトの停止を低減する電気的チューニングを提案

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Georgia Techによる研究、MoEモデルのトレーニング中に光インターコネクトの停止を低減する電気的チューニングを提案

Georgia Institute of Technologyの研究論文は、Mixture of Expertsアーキテクチャに基づく言語モデルのトレーニングに使用される大規模光インターコネクトにおいて、繰り返される熱チューニング処理が及ぼす影響を分析している。公開された要約によると、停止期間を排除することで、検討されたシナリオにおけるMixtral 8x7Bのトレーニングが2.7倍高速化した。

2026-08-28

Mitsubishi Materials、AIデータセンター関連の需要拡大を受けハフニウム精製技術を開発

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Mitsubishi Materials、AIデータセンター関連の需要拡大を受けハフニウム精製技術を開発

Mitsubishi Materialsは、半導体や原子力発電の用途で使用される希少金属ハフニウムの精製技術を開発したと発表し、2026年中にサンプルの提供を開始するとともに、2028年の商業生産を目指している。提供された資料では、純度水準、技術コスト、想定生産量について同社は明らかにしていない。

2026-08-28

メモリコヒーレンシーはAIチップのソフトウェアの複雑さをいかに軽減するか

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メモリコヒーレンシーはAIチップのソフトウェアの複雑さをいかに軽減するか

本稿では、ハードウェア内部で共有データの状態を管理することにより、メモリコヒーレンシー技術が、CPU、アクセラレーター、マルチダイチップを組み合わせたAIシステムでソフトウェアにかかる負担をどのように軽減できるかを説明する。ただし、コヒーレンシーはすべてのデータ移動に適用すべきではなく、システム構成要素の動作を調整するために必要な共有情報に適用すべきだと強調している。

2026-08-27

ワークフローを再構築せずにRF回路設計へAIを導入する実践的方法

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ワークフローを再構築せずにRF回路設計へAIを導入する実践的方法

本稿は、無線周波数回路設計にAIを段階的に導入する道筋を提案する。まず専門知識を文書化し、次にツールを連携させ、その後、設計探索を高速化する。モデルの速度だけでは不十分であり、シミュレーション結果が実測ハードウェアと対応していることの検証と、訓練データの追跡が必要だと強調している。

2026-08-27

なぜチップ設計におけるエージェント型AIには強固な人間中心の構造が必要なのか?

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なぜチップ設計におけるエージェント型AIには強固な人間中心の構造が必要なのか?

Cadence、ChipAgents、Keysight EDA、Siemens EDA、Synopsysの専門家を集めた議論では、エージェント型AIが単一タスクの自動化から、長時間にわたる複数エージェントのフロー実行へと移行したことが明らかになった。しかし、設計範囲の定義、結果の検証、重大なエラーを防ぐガードレールの構築には、依然として人間が必要である。

2026-08-27

仕様から形式的プロパティへ:AIはチップ設計の検証を高速化するが、エンジニアを不要にはしない

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仕様から形式的プロパティへ:AIはチップ設計の検証を高速化するが、エンジニアを不要にはしない

大規模言語モデルは、チップ設計仕様をSystemVerilog Assertionsによる形式的プロパティへ変換し、検証用ドラフトの準備時間を短縮する段階に近づいている。しかし、仕様の不足、構文的には正しくても論理的には弱いプロパティを生成する可能性、レビュー負担の増大により、人間による監督は不可欠である。一方、実際の経済的効果はなお確定していない。

2026-08-27

HBMの拡張、積層・熱・DRAM製造能力の限界に直面

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HBMの拡張、積層・熱・DRAM製造能力の限界に直面

Hot Chips 2026で発表された分析によると、HBMの層数を増やすことは、もはや密度と容量だけの問題ではなく、製造、パッケージング、冷却、生産歩留まりにまたがる問題となっている。AIによるHBM需要の高まりは従来型DRAMの供給にも圧力をかけており、新設工場が生産を開始するまでには数年を要する。

2026-08-27

エージェント型AIワークロード向けに設計されたVeraプロセッサの出荷をNVIDIAが開始

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エージェント型AIワークロード向けに設計されたVeraプロセッサの出荷をNVIDIAが開始

NVIDIAは、エージェント型AIモデルに伴う調整、ツール呼び出し、コンテキスト検索のタスクを想定して設計されたVeraプロセッサシステムのAWS、Oracle Cloud Infrastructure、Anthropic、OpenAI、SpaceXAIへの出荷を開始した。同社によると、このプロセッサは専用のOlympusコア88基を搭載し、メモリ帯域幅は毎秒1.2テラバイトに達するが、価格の詳細や広範な商用提供の時期は明らかにされていない。

2026-08-27